信号完整性（Signal Integrity, SI）

3 秒看懂

信号完整性 = 在高速数字系统中，保证 0 和 1 的电学信号在传输过程中不变形、不丢失、不串扰。 数据速率越高、线越密、距离越远，信号越容易”走样”；SI 就是工程手段让信号”不变样”。AI 时代的 GPU 集群互联、HBM 接口、SerDes 链路，每一条都受信号完整性的生死制约。

3 分钟产业解释

为什么 AI 从业者必须懂信号完整性？

当推理吞吐（tokens/s）成为商业护城河时，带宽就是算力的咽喉。而带宽的物理上限并不只取决于晶体管速度——更取决于信号能否以极低误码率穿过以下路径：

AI 系统中的”信号通路”	典型数据速率	SI 挑战程度
HBM 封装内走线（logic die ↔ HBM stack）	各代 HBM 不同，总体趋势向更高频率演进	⭐⭐⭐⭐⭐
GPU ↔ GPU（NVLink/Infinity Fabric）	50–112 Gbps per lane 量级	⭐⭐⭐⭐⭐
机柜内交换 ASIC ↔ 光模块 SerDes	56/112 Gbps PAM4（NRZ 时代已过）	⭐⭐⭐⭐⭐
PCIe 6.0 / CXL 3.0 主机互联	64 GT/s（PAM4）	⭐⭐⭐⭐
PCB 板级电源分配网络（PDN）	DC-数 GHz 阻抗控制	⭐⭐⭐

一句话：AI 基础设施的每一代升级（更快的 GPU、更大的模型、更长的上下文窗口），最终都撞上信号完整性的物理墙。SI 不再是”硬件部的事”——它决定了集群的线性扩展能走多远。

15 分钟专家深入

核心观点

信号完整性本质上是一个电磁场边界值问题在数字系统工程中的投影。当比特率升高、特征尺寸缩小，曾经可以忽略的传输线效应、介质损耗、耦合电容全部变成主角。

1. SI 问题的三大支柱

┌──────────────────────────────────────────────────────────┐
│              信号完整性问题分类                              │
├──────────────┬───────────────────┬───────────────────────┤
│  反射类        │  损耗类            │  耦合类               │
│  Reflection    │  Loss             │  Coupling             │
├──────────────┼───────────────────┼───────────────────────┤
│ 阻抗不连续      │ 导体损耗（趋肤效应） │ 相邻走线间电容/电感耦合 │
│ 过孔/连接器     │ 介质损耗（tanδ）   │ 串扰（NEXT / FEXT）   │
│ 短截线         │ 粗糙度附加损耗      │ SSN（同步开关噪声）    │
│ 终端失配       │                   │ 电源/地弹（ground bounce）│
└──────────────┴───────────────────┴───────────────────────┘

2. 关键物理机制

（a）传输线效应

当信号上升时间 Tr 与传输线传播延迟 Td 满足 Tr < 2·Td（经验法则）时，PCB 走线不能再视为”理想导线”，而必须按传输线模型处理。对于 FR-4 基材上 6 英寸走线，传播延迟约 1 ns（取决于有效介电常数），这意味着当信号边沿快于 ~2 ns 时，传输线效应就不可忽略。在 AI 加速卡中，这已是常态。

         走线特性阻抗 Z0
    ┌────────────────────────┐
Zs ─┤  发送端  ──传输线──  接收端 ├─ ZL
    └────────────────────────┘
    反射系数 ρ = (ZL - Z0) / (ZL + Z0)
    
    ZL = Z0 时，ρ = 0 → 零反射（阻抗匹配）
    ZL ≠ Z0 时，部分能量反射回源端

（b）频率相关损耗

信号在互连中传播时同时遭受两类损耗，且两者均随频率升高而恶化：

导体损耗：高频电流趋向导体表面（趋肤效应），有效截面积下降 → 电阻随 √f 增长。铜箔表面粗糙度（如 HVLP 铜 vs 标准铜）进一步恶化高频损耗，这在 112G SerDes 设计中已成为必审指标。
介质损耗：与频率 f 线性正比，取决于基材的损耗角正切 tanδ。FR-4 的 tanδ 在 GHz 频段约 0.02 量级；高端低损耗材料（如 Megtron 6/7）可降至 0.002–0.005，但成本显著上升。

累积效应：总通道插入损耗（Insertion Loss）大致随频率增长呈超线性趋势，这是 56G → 112G → 224G SerDes 速率翻倍时通道设计难度非线性攀升的根本原因。

（c）串扰（Crosstalk）

相邻走线间通过互感 Lm 和互容 Cm 产生耦合：

近端串扰（NEXT）：在信号源端方向出现，与耦合长度成正比。
远端串扰（FEXT）：在信号传播方向出现，在均匀介质中理论上可为零（微带线 vs 带状线的差异），实际中由于非均匀性仍会存在。

在 AI 芯片高密度 BGA 扇出区域和 HBM 封装基板中，走线间距极小（数十微米量级），串扰管理极为关键。

3. 眼图与误码率

眼图（Eye Diagram）是 SI 工程师的核心判据：

    电压
    ↑
Vih ┤        ╱‾‾‾‾‾‾╲         ╱‾‾‾‾‾‾╲
    │      ╱   ┌──┐   ╲     ╱   ┌──┐   ╲
    │    ╱     │眼│     ╲ ╱     │眼│     ╲
Vmid┤──╱──────│图│──────╳──────│图│──────╲──
    │ ╲       │开│     ╱ ╲     │开│     ╱
    │   ╲     └──┘   ╱     ╲   └──┘   ╱
Vil ┤     ╲________╱         ╲________╱
    └──────────────────────────────────────→ 时间
    
    眼高（Eye Height）= 纵向开口 → 反映噪声容限
    眼宽（Eye Width） = 横向开口 → 反映抖动容限
    水平线处 = 判决电平

PAM4 调制将一个符号编码 2 bit（4 个电平），眼高仅为同等 NRZ 的约 1/3，对 SNR 提出严格要求——这就是为什么 56G/112G PAM4 SerDes 需要更强的均衡和更好的通道。
目标误码率（BER）：数据中心链路典型要求 BER < 10⁻¹⁵（即每千万亿比特中错误少于 1 个），对应统计学上的极高置信度眼图评估。

4. 均衡技术——对抗通道损耗的武器库

发送端（TX）                          接收端（RX）
┌──────────┐                      ┌──────────────┐
│  FIR     │──── 物理通道 ────────│ CTLE ─ DFE   │
│ 预加重/   │    (PCB+连接器+      │ 连续时间     │
│ 去加重    │     过孔+via stub)   │ 线性均衡     │
│          │                      │ ─ 判决反馈   │
└──────────┘                      │   均衡       │
                                  └──────────────┘

TX-FIR:  用有限脉冲响应滤波器在发送前"预先补偿"通道损耗
CTLE:    在接收端用模拟均衡器提升高频分量
DFE:     利用已判决的比特消除码间干扰（ISI），但有误差传播风险

在 112G SerDes 时代，TX FIR + CTLE + DFE 的”三件套”已成标配。均衡器的抽头数量、精度、功耗成为芯片面积和架构的关键约束。

5. AI 场景下的特殊 SI 挑战

挑战	说明
HBM 接口	逻辑 die 与 HBM stack 通过硅中介层（interposer）或有机基板连接。走线极短（mm 级）但密度极高、数据总线宽度数千位。信号完整性与电源完整性（PI）深度耦合——PDN 噪声直接影响眼图。CoWoS 封装中硅中介层的低损耗特性是优势，但扇出区域仍需精心设计。
大规模 GPU 互联	NVLink、Infinity Fabric 等高速链路在 PCB 背板或铜缆上传输 50+ Gbps/lane，通道损耗可达数十 dB，需要全链路协同均衡。
光铜混合链路	机柜到机柜逐步转光，但板内仍是铜。光电交界处（光模块 cage/connector）是 SI 瓶颈。
电源完整性（PI）	AI 芯片功耗动辄 700W+，数百安培至千安培量级电流下 PDN 的目标阻抗需低至 μΩ 级。PI 不达标 → SSN 恶化 → SI 受损，二者不可分割。

技术原理（最深一层）

传输线理论基础

一段均匀传输线可用分布参数模型描述：

  ── R' ── L' ──
 │              │  每单位长度
 G'             C'  (per meter)
 │              │
 ────────────────

特性阻抗:  Z0 = √((R' + jωL') / (G' + jωC'))
  低损近似: Z0 ≈ √(L'/C')

传播常数:  γ = α + jβ
  α = 衰减常数 (Np/m) → 插入损耗的来源
  β = 相位常数 (rad/m) → 群延迟
  
传播速度:  v = ω/β = 1/√(L'·C') ≈ c/√εeff
  FR-4 εeff ≈ 3.5–4.0 → v ≈ 0.5c → ~15 cm/ns (6 in/ns)

插入损耗与通道预算

通道插入损耗（IL）是频率的函数，以 dB 表示：

IL(f) = 20·log₁₀|S₂₁(f)|    (S 参数定义)

典型通道预算 (示意, 非精确规格):
┌────────────────────────────────────────────┐
│  112G PAM4 SerDes (~28 GHz Nyquist)       │
│                                            │
│  PCB 走线损耗 (~10"):   -15 ~ -25 dB  ←  │
│  连接器:                -1 ~ -3 dB        │
│  过孔:                  -0.5 ~ -2 dB      │
│  ─────────────────────────────────         │
│  总通道损耗:            -20 ~ -30 dB      │
│  均衡器增益:            +15 ~ +25 dB (补偿)│
│  剩余裕量:              需 > 数 dB         │
└────────────────────────────────────────────┘
[注: 具体损耗取决于材料、几何尺寸、频率, 此处为工程典型范围估算]

码间干扰（ISI）与眼图退化

理想单比特:       实际传输后（损耗+色散）:
                  
   ┌──┐               ╱╲
   │  │              ╱  ╲
   │  │             ╱    ╲
───┘  └───       ──╱      ╲────
                        "拖尾"渗入相邻码元 → ISI

ISI 使当前比特的判决受前后码元影响。在高损耗通道中，一个比特的”尾巴”可能延伸到数个码元之后，这是 DFE 需要多级抽头的原因。

电源完整性（PI）与 SSN

                ┌──────────────────────┐
  Vdd_pad ─────┤   去耦电容网络        ├──── PDN 目标阻抗
                │   (Bulk + MLCC +     │     Ztarget = ΔV / ΔI
                │    嵌入式电容)        │     
                └──────────────────────┘
  
  AI 芯片 ΔI 可达数百安培瞬态 → Ztarget 低至 μΩ 级
  PDN 谐振峰处阻抗突增 → 此频率下 SSN 严重
  
  SSN = L_eff · dI/dt
  (封装/PCB 等效电感 × 同时开关电流变化率)

同步开关噪声（SSN/Simultaneous Switching Noise）本质上是电源/地路径上非理想电感引起的电压弹跳。当数百个 I/O 同时翻转（如 HBM burst 读写），SSN 可直接侵蚀信号眼图。

S 参数与通道表征

S 参数矩阵（二端口）:

    [b₁]   [S₁₁  S₁₂] [a₁]
    [b₂] = [S₂₁  S₂₂] [a₂]

S₁₁ = 回波损耗 (Return Loss)    → 反射
S₂₁ = 插入损耗 (Insertion Loss)  → 传输衰减
S₁₂ = 反向传输                   → 互易网络中 S₁₂ = S₂₁
S₂₂ = 输出端反射

频域 S 参数 ↔ 时域脉冲响应 (通过 IFFT)
→ 推导出眼图、BER 浴盆曲线

现代 SI 仿真工具链（Ansys HFSS/SIwave、Cadence Sigrity、Keysight ADS/PathWave）的核心工作流即：提取通道 S 参数 → 联合 TX/RX 行为模型（IBIS-AMI）→ 统计眼图 → BER 评估。

技术演进史

年代	里程碑	SI 议题
~1990 年代	PCI / SDRAM 时代，数据率 < 100 MHz	走线长度约束、阻抗匹配概念引入；“SI”作为独立学科从 EMC 中分化
~2000 年代初	DDR2、PCIe 1.x，数据率 ~GT/s 量级	传输线设计成为 PCB 设计基本功；IBIS 模型标准化
~2005-2010	DDR3、PCIe 2.0/3.0、10G 以太网	SerDes 架构成为主流；CTLE + DFE 均衡普及；通道仿真工具成熟
~2010-2015	DDR4、PCIe 3.0、25G NRZ SerDes	中低损耗板材开始普及；过孔 stub 消除（背钻）成为标准工艺
~2016-2020	HBM2、NVLink 2.0、56G PAM4、PCIe 4.0	PAM4 调制引入主流 SerDes；硅中介层封装（CoWoS）SI 设计成为新课题
~2021-2024	HBM3/3E、112G PAM4、PCIe 5.0/6.0、CXL 3.0、UCIe	通道损耗数十 dB 级；均衡器复杂度与功耗飙升；UCIe die-to-die 接口标准化；光互连渗透
~2025+ 趋势	224G PAM4 / 可能 PAM6、OIF CEI-224G	每一代速率翻倍带来的 SNR 余量缩减推动材料/封装/均衡三端协同创新

技术路线对比

调制方式对比

指标	NRZ（PAM2）	PAM4	PAM6（研究中）
每符号 bit 数	1	2	~2.58
符号速率（同比特率下）	基准	½	~0.39×
电平数	2	4	6
眼高（相对 NRZ）	1×	~⅓	~⅕
SNR 要求（同 BER 下）	基准	+9.5 dB	更高
复杂度	低	中	高
主流采用状态	已退出高速主流	当前 56G/112G 主流	224G+ 候选，尚未大规模量产确认

通道介质对比

介质	典型损耗（估算）	成本	适用场景
标准 FR-4	较高（tanδ ~0.02）	低	低速板级、控制信号
低损耗 FR-4	中等	中	通用服务器 PCB
高速级材料（Megtron 6/7 级）	较低（tanδ ~0.002-0.005）	高	AI 加速卡、交换机 PCB
硅中介层（CoWoS interposer）	低	极高	HBM/Chiplet 封装内连接
有源铜缆（DAC/AEC）	受限于长度	中	机柜内 1-5m 互联
光纤	极低	光模块成本高	机柜间、长距互联

[注: tanδ 值为行业典型数量级, 具体型号数据需查厂商 datasheet]

上下游

上游（SI 依赖的供给端）

材料层:     高速覆铜板（CCL）厂商: 生益科技、联茂、松下（Megtron 系列）、Isola
            铜箔（HVLP 等低粗糙度铜）、玻纤布（扁平玻纤降低 weave effect）
            
EDA/仿真层: Ansys（HFSS / SIwave）、Cadence（Clarity / Sigrity）、
            Keysight（ADS / PathWave）、Siemens EDA
            
IP/PHY层:   Synopsys / Cadence SerDes IP、Alphawave Semi、Marvell
            （提供经过硅验证的 112G/224G PHY）

测试层:     Keysight / Tektronix 高带宽示波器（>50 GHz），
            VNA 矢量网络分析仪（S 参数测量）

下游（SI 被需要的应用端）

AI 芯片封装设计:  HBM 接口布线、die-to-die interconnect
高性能 PCB:      GPU 加速卡、交换机线卡、服务器主板
光模块/铜缆:      800G/1.6T 光模块板级 SI、DAC/AEC 设计
系统级:          机柜内走线、背板/中板连接器选型、热/振动下的 SI 可靠性

关键指标

指标	定义	为什么重要
插入损耗（IL, dB）	信号通过通道后的功率衰减	直接决定信号到达接收端的幅度/质量
回波损耗（RL, dB）	信号因阻抗不连续而反射回来的功率	反射越大，ISI 越严重
串扰（NEXT/FEXT, dB）	耦合到相邻通道的干扰信号强度	影响误码率、限制走线密度
眼高（Eye Height, mV）	眼图纵向开口	反映噪声与串扰余量
眼宽（Eye Width, UI）	眼图横向开口	反映抖动余量
抖动（Jitter, ps）	信号边沿偏离理想位置的时间偏差	确定性抖动 + 随机抖动决定 BER
误码率（BER）	传输错误比特数 / 总比特数	最终系统级指标；数据中心典型目标 < 10⁻¹⁵
目标阻抗（PDN, mΩ）	电源分配网络在工作频段的阻抗上限	不达标 → SSN → 信号退化
S 参数	散射参数矩阵，全频段表征通道特性	SI 仿真的输入数据基础

供需与市场数据

市场驱动力

信号完整性本身不是独立市场，而是嵌入在以下产业链中的关键使能能力：

高速 EDA 工具市场：全球 SI/PI 仿真工具（Ansys、Cadence、Keysight 等）年营收在数十亿美元量级 [行业估算]，增速随 SerDes 速率演进持续上升。
高速 CCL（覆铜板）：低损耗 CCL 为细分高增长赛道，由 AI 服务器和交换机 PCB 需求拉动 [行业估算]。
测试仪器：高带宽实时示波器和 VNA 为 SI 验证刚需。Keysight、Tektronix 的高端仪器单价可达数十万美元。

需求侧变化

量变：单个 AI 服务器机柜内的高速链路数从数十条增至数百条（GPU 数量 × 每 GPU 的互联通道数 + HBM + PCIe + 网络）。
质变：112G PAM4 → 224G 的跃迁意味着通道设计从”可选优化”变成”必须用高端材料 + 更复杂均衡 + 更精确仿真”，单通道 SI 设计成本上升。

代表公司与资本映射

环节	代表公司	关联逻辑
EDA/SI 仿真	Ansys（ANSS）、Cadence（CDNS）、Synopsys（SNPS）、Keysight（KEYS）	SI 仿真需求随速率演进增长；工具壁垒高
SerDes IP	Alphawave Semi（AWE.L）、Synopsys、Cadence	高速 PHY IP 直接决定芯片互联能力
高速 CCL/PCB 材料	松下（6981.T, Megtron 系列）、生益科技（600183.SH）、联茂（6213.TW）	低损耗材料是高端 AI PCB 的隐形壁垒
连接器/线缆	Amphenol（APH）、TE Connectivity（TEL）、Molex（KOCH 旗下）	高速连接器 SI 性能直接影响系统
测试仪器	Keysight（KEYS）、Tektronix（Fortive 旗下 FTV）	验证闭环不可替代
封装/先进封装	台积电（TSM, CoWoS）、日月光/矽品（3711.TW）	CoWoS/InFO 内部走线的 SI 设计成为差异化能力

投资逻辑

核心论点

“带宽即算力”下的必然升级：AI 模型规模的增长（参数量、上下文长度、MoE 路由带宽）迫使互联带宽持续倍增，信号完整性是实现倍增的物理前提。
速率翻倍 → SI 复杂度超线性增长：每代 SerDes 速率翻倍（56G→112G→224G），通道损耗大致翻倍，均衡器复杂度和设计验证成本非线性上升。这构成 EDA 工具和高速材料厂商的定价权基础。
先进封装重塑 SI 设计范式：CoWoS/UCIe 等技术将原本 PCB 级的 SI 问题压缩到封装/硅中介层级别，催生新的设计方法学和 IP 需求。
铜退光进的渐进过渡：短距铜互连不会一夜消失，但光互连的渗透（CPO 共封装光学等）正改变 SI/PI 的关注焦点。

风险点

AI 投资周期下行可能延缓数据中心资本开支节奏。
光互连技术突破若加速，可能压缩高速铜通道 SI 市场空间（但短期概率低）。
EDA 工具集中度高，个股估值通常已反映增长预期。

常见误读纠偏

误读 1：“信号完整性就是让线短一点”

纠偏：缩短走线只是最朴素的手段之一。现代高速设计中，阻抗控制、损耗管理、均衡补偿、串扰抑制、电源完整性是系统工程。一条 10 英寸的背板走线在 112G PAM4 下可能传输良好，只要通道材料、层叠、过孔、连接器、均衡器协同优化到位。相反，1 英寸走线如果过孔设计不当（如长 stub），也可能成为瓶颈。SI 是”频率域全通道协同优化”，不是简单的”越短越好”。

误读 2：“有了均衡器就可以不关心通道质量”

纠偏：均衡器能补偿已知、可建模的损耗和 ISI，但无法修复以下问题：

过大的串扰（来自耦合路径的非线性交互）。
严重的阻抗不连续引起的谐振性反射。
电源噪声耦合进入信号路径。
超出均衡器能力的极端损耗（抽头数和精度有物理上限）。

均衡器的抽头数增加意味着功耗和面积增加。在 AI 芯片中，SerDes 功耗已是总功耗的重要组成部分。最好的 SI 策略是先做好通道设计，再用均衡器弥补残余缺陷。

误读 3：“SI 只在 GHz 频率才有意义”

纠偏：这取决于”频率”指的是基频还是谐波/边沿频率。一个 100 MHz 时钟信号如果上升沿为 100 ps，其有效带宽可达 ~3.5 GHz（BW ≈ 0.35/Tr）。即使系统”时钟频率”看起来不高，只要边沿足够快，传输线效应就存在。在 DDR、低速 SerDes 等场景中，SI 问题早已出现。

误读 4：“SI 和 PI 是两个独立问题”

纠偏：在高频域，信号路径与电源/地平面构成的回路密不可分。返回路径（return path）的完整性是 SI 的基础——信号电流必然有回流路径（通过最近的参考平面），如果参考平面不连续（如开槽、换层时未提供相邻地过孔），信号完整性将严重受损。同时，PDN 噪声通过共享的电源/地弹片耦合进信号通道。PI 和 SI 的协同分析是现代设计流程的基本要求。

学习路径

入门（0→1）

教材：Eric Bogatin《Signal and Power Integrity – Simplified》（业内”圣经”级入门，已出多版）
概念建立：理解传输线、阻抗匹配、反射、串扰的基本物理图像
工具初接触：使用免费/试用版工具（如 Ansys SIwave 学生版）跑简单 S 参数仿真

进阶（1→10）

教材：Howard Johnson《High Speed Signal Propagation》；Eric Bogatin 更深的进阶版
SerDes 深入：学习 IBIS-AMI 模型原理、CTLE/DFE 均衡器架构、统计眼图方法
实践：在 Cadence Sigrity 或 Ansys 工具中完成一个完整的通道仿真 → 眼图评估流程
PI 专题：学习 PDN 阻抗分析、去耦电容策略、SSN 分析

专家（10→100）

先进封装 SI：CoWoS/InFO 内部信号建模、UCIe die-to-die 接口规范
224G 前沿：关注 OIF CEI-224G 标准进展、PAM4 vs PAM6 讨论
电磁场全波仿真：HFSS/CST 等 3D 全波工具在过孔/连接器等不连续结构中的应用
持续跟踪：DesignCon（每年 SI/PI 最重要的行业会议）、IEEE EPEPS 会议论文

一句话总结

信号完整性是 AI 基础设施带宽升级的物理瓶颈与核心工程学——数据率每翻一倍，通道损耗翻倍、眼图余量减半、均衡器复杂度跃升，由此催生 EDA 工具、高端材料、先进封装和测试仪器的持续升级需求。

延伸阅读与来源

Eric Bogatin, Signal and Power Integrity – Simplified, 3rd Ed., Prentice Hall. — 入门首选教材。
Howard W. Johnson & Martin Graham, High-Speed Signal Propagation, Prentice Hall. — 传输线理论深入。
Sam Palermo (Texas A&M) 等人, DesignCon 年度论文集 — 112G/224G SerDes 设计前沿。
OIF (Optical Internetworking Forum), Common Electrical I/O (CEI) 规范 — SerDes 通道电气标准。
JEDEC, HBM3/HBM3E 规范 — HBM 接口电气/时序要求。
Keysight, Signal Integrity Journal (signalintegrityjournal.com) — 持续更新的技术文章。
Ansys / Cadence / Synopsys 技术白皮书 — 仿真方法学参考。
DesignCon 大会 (designcon.com) — 每年 1-2 月举办, SI/PI 领域最重要的工程会议。

本页所有通道损耗数值、材料参数为行业典型量级估算，具体设计数据需以实际仿真和厂商 datasheet 为准。标注 [行业估算] 的数据未经独立验证，仅用于量级参考。