訊號完整性（Signal Integrity, SI）

3 秒看懂

訊號完整性 = 在高速數字系統中，保證 0 和 1 的電學訊號在傳輸過程中不變形、不丟失、不串擾。 資料速率越高、線越密、距離越遠，訊號越容易”走樣”；SI 就是工程手段讓訊號”不變樣”。AI 時代的 GPU 叢集互聯、HBM 介面、SerDes 鏈路，每一條都受訊號完整性的生死制約。

3 分鐘產業解釋

為什麼 AI 從業者必須懂訊號完整性？

當推論吞吐（tokens/s）成為商業護城河時，頻寬就是算力的咽喉。而頻寬的物理上限並不只取決於電晶體速度——更取決於訊號能否以極低誤位元速率穿過以下路徑：

AI 系統中的”訊號通路”	典型資料速率	SI 挑戰程度
HBM 封裝內走線（logic die ↔ HBM stack）	各代 HBM 不同，總體趨勢向更高頻率演進	⭐⭐⭐⭐⭐
GPU ↔ GPU（NVLink/Infinity Fabric）	50–112 Gbps per lane 量級	⭐⭐⭐⭐⭐
機櫃內交換 ASIC ↔ 光模組 SerDes	56/112 Gbps PAM4（NRZ 時代已過）	⭐⭐⭐⭐⭐
PCIe 6.0 / CXL 3.0 主機互聯	64 GT/s（PAM4）	⭐⭐⭐⭐
PCB 板級電源分配網路（PDN）	DC-數 GHz 阻抗控制	⭐⭐⭐

一句話：AI 基礎設施的每一代升級（更快的 GPU、更大的模型、更長的上下文視窗），最終都撞上訊號完整性的物理牆。SI 不再是”硬體部的事”——它決定了叢集的線性擴充套件能走多遠。

15 分鐘專家深入

核心觀點

訊號完整性本質上是一個電磁場邊界值問題在數字系統工程中的投影。當位元率升高、特徵尺寸縮小，曾經可以忽略的傳輸線效應、介質損耗、耦合電容全部變成主角。

1. SI 問題的三大支柱

┌──────────────────────────────────────────────────────────┐
│              訊號完整性問題分類                              │
├──────────────┬───────────────────┬───────────────────────┤
│  反射類        │  損耗類            │  耦合類               │
│  Reflection    │  Loss             │  Coupling             │
├──────────────┼───────────────────┼───────────────────────┤
│ 阻抗不連續      │ 導體損耗（趨膚效應） │ 相鄰走線間電容/電感耦合 │
│ 過孔/聯結器     │ 介質損耗（tanδ）   │ 串擾（NEXT / FEXT）   │
│ 短截線         │ 粗糙度附加損耗      │ SSN（同步開關噪聲）    │
│ 終端失配       │                   │ 電源/地彈（ground bounce）│
└──────────────┴───────────────────┴───────────────────────┘

2. 關鍵物理機制

（a）傳輸線效應

當訊號上升時間 Tr 與傳輸線傳播延遲 Td 滿足 Tr < 2·Td（經驗法則）時，PCB 走線不能再視為”理想導線”，而必須按傳輸線模型處理。對於 FR-4 基材上 6 英寸走線，傳播延遲約 1 ns（取決於有效介電常數），這意味著當訊號邊沿快於 ~2 ns 時，傳輸線效應就不可忽略。在 AI 加速卡中，這已是常態。

         走線特性阻抗 Z0
    ┌────────────────────────┐
Zs ─┤  傳送端  ──傳輸線──  接收端 ├─ ZL
    └────────────────────────┘
    反射係數 ρ = (ZL - Z0) / (ZL + Z0)
    
    ZL = Z0 時，ρ = 0 → 零反射（阻抗匹配）
    ZL ≠ Z0 時，部分能量反射回源端

（b）頻率相關損耗

訊號在互連中傳播時同時遭受兩類損耗，且兩者均隨頻率升高而惡化：

導體損耗：高頻電流趨向導體表面（趨膚效應），有效截面積下降 → 電阻隨 √f 增長。銅箔表面粗糙度（如 HVLP 銅 vs 標準銅）進一步惡化高頻損耗，這在 112G SerDes 設計中已成為必審指標。
介質損耗：與頻率 f 線性正比，取決於基材的損耗角正切 tanδ。FR-4 的 tanδ 在 GHz 頻段約 0.02 量級；高階低損耗材料（如 Megtron 6/7）可降至 0.002–0.005，但成本顯著上升。

累積效應：總通道插入損耗（Insertion Loss）大致隨頻率增長呈超線性趨勢，這是 56G → 112G → 224G SerDes 速率翻倍時通道設計難度非線性攀升的根本原因。

（c）串擾（Crosstalk）

相鄰走線間通過互感 Lm 和互容 Cm 產生耦合：

近端串擾（NEXT）：在訊號源端方向出現，與耦合長度成正比。
遠端串擾（FEXT）：在訊號傳播方向出現，在均勻介質中理論上可為零（微帶線 vs 帶狀線的差異），實際中由於非均勻性仍會存在。

在 AI 晶片高密度 BGA 扇出區域和 HBM 封裝基板中，走線間距極小（數十微米量級），串擾管理極為關鍵。

3. 眼圖與誤位元速率

眼圖（Eye Diagram）是 SI 工程師的核心判據：

    電壓
    ↑
Vih ┤        ╱‾‾‾‾‾‾╲         ╱‾‾‾‾‾‾╲
    │      ╱   ┌──┐   ╲     ╱   ┌──┐   ╲
    │    ╱     │眼│     ╲ ╱     │眼│     ╲
Vmid┤──╱──────│圖│──────╳──────│圖│──────╲──
    │ ╲       │開│     ╱ ╲     │開│     ╱
    │   ╲     └──┘   ╱     ╲   └──┘   ╱
Vil ┤     ╲________╱         ╲________╱
    └──────────────────────────────────────→ 時間
    
    眼高（Eye Height）= 縱向開口 → 反映噪聲容限
    眼寬（Eye Width） = 橫向開口 → 反映抖動容限
    水平線處 = 判決電平

PAM4 調變將一個符號編碼 2 bit（4 個電平），眼高僅為同等 NRZ 的約 1/3，對 SNR 提出嚴格要求——這就是為什麼 56G/112G PAM4 SerDes 需要更強的均衡和更好的通道。
目標誤位元速率（BER）：資料中心鏈路典型要求 BER < 10⁻¹⁵（即每千萬億位元中錯誤少於 1 個），對應統計學上的極高置信度眼圖評估。

4. 均衡技術——對抗通道損耗的武器庫

傳送端（TX）                          接收端（RX）
┌──────────┐                      ┌──────────────┐
│  FIR     │──── 物理通道 ────────│ CTLE ─ DFE   │
│ 預加重/   │    (PCB+聯結器+      │ 連續時間     │
│ 去加重    │     過孔+via stub)   │ 線性均衡     │
│          │                      │ ─ 判決反饋   │
└──────────┘                      │   均衡       │
                                  └──────────────┘

TX-FIR:  用有限脈衝響應濾波器在傳送前"預先補償"通道損耗
CTLE:    在接收端用模擬均衡器提升高頻分量
DFE:     利用已判決的位元消除碼間干擾（ISI），但有誤差傳播風險

在 112G SerDes 時代，TX FIR + CTLE + DFE 的”三件套”已成標配。均衡器的抽頭數量、精度、功耗成為晶片面積和架構的關鍵約束。

5. AI 場景下的特殊 SI 挑戰

挑戰	說明
HBM 介面	邏輯 die 與 HBM stack 通過矽中介層（interposer）或有機基板連線。走線極短（mm 級）但密度極高、資料匯流排寬度數千位。訊號完整性與電源完整性（PI）深度耦合——PDN 噪聲直接影響眼圖。CoWoS 封裝中矽中介層的低損耗特性是優勢，但扇出區域仍需精心設計。
大規模 GPU 互聯	NVLink、Infinity Fabric 等高速鏈路在 PCB 背板或銅纜上傳輸 50+ Gbps/lane，通道損耗可達數十 dB，需要全鏈路協同均衡。
光銅混合鏈路	機櫃到機櫃逐步轉光，但板內仍是銅。光電交界處（光模組 cage/connector）是 SI 瓶頸。
電源完整性（PI）	AI 晶片功耗動輒 700W+，數百安培至千安培量級電流下 PDN 的目標阻抗需低至 μΩ 級。PI 不達標 → SSN 惡化 → SI 受損，二者不可分割。

技術原理（最深一層）

傳輸線理論基礎

一段均勻傳輸線可用分佈引數模型描述：

  ── R' ── L' ──
 │              │  每單位長度
 G'             C'  (per meter)
 │              │
 ────────────────

特性阻抗:  Z0 = √((R' + jωL') / (G' + jωC'))
  低損近似: Z0 ≈ √(L'/C')

傳播常數:  γ = α + jβ
  α = 衰減常數 (Np/m) → 插入損耗的來源
  β = 相位常數 (rad/m) → 群延遲
  
傳播速度:  v = ω/β = 1/√(L'·C') ≈ c/√εeff
  FR-4 εeff ≈ 3.5–4.0 → v ≈ 0.5c → ~15 cm/ns (6 in/ns)

插入損耗與通道預算

通道插入損耗（IL）是頻率的函式，以 dB 表示：

IL(f) = 20·log₁₀|S₂₁(f)|    (S 引數定義)

典型通道預算 (示意, 非精確規格):
┌────────────────────────────────────────────┐
│  112G PAM4 SerDes (~28 GHz Nyquist)       │
│                                            │
│  PCB 走線損耗 (~10"):   -15 ~ -25 dB  ←  │
│  聯結器:                -1 ~ -3 dB        │
│  過孔:                  -0.5 ~ -2 dB      │
│  ─────────────────────────────────         │
│  總通道損耗:            -20 ~ -30 dB      │
│  均衡器增益:            +15 ~ +25 dB (補償)│
│  剩餘裕量:              需 > 數 dB         │
└────────────────────────────────────────────┘
[注: 具體損耗取決於材料、幾何尺寸、頻率, 此處為工程典型範圍估算]

碼間干擾（ISI）與眼圖退化

理想單位元:       實際傳輸後（損耗+色散）:
                  
   ┌──┐               ╱╲
   │  │              ╱  ╲
   │  │             ╱    ╲
───┘  └───       ──╱      ╲────
                        "拖尾"滲入相鄰碼元 → ISI

ISI 使當前位元的判決受前後碼元影響。在高損耗通道中，一個位元的”尾巴”可能延伸到數個碼元之後，這是 DFE 需要多級抽頭的原因。

電源完整性（PI）與 SSN

                ┌──────────────────────┐
  Vdd_pad ─────┤   去耦電容網路        ├──── PDN 目標阻抗
                │   (Bulk + MLCC +     │     Ztarget = ΔV / ΔI
                │    嵌入式電容)        │     
                └──────────────────────┘
  
  AI 晶片 ΔI 可達數百安培瞬態 → Ztarget 低至 μΩ 級
  PDN 諧振峰處阻抗突增 → 此頻率下 SSN 嚴重
  
  SSN = L_eff · dI/dt
  (封裝/PCB 等效電感 × 同時開關電流變化率)

同步開關噪聲（SSN/Simultaneous Switching Noise）本質上是電源/地路徑上非理想電感引起的電壓彈跳。當數百個 I/O 同時翻轉（如 HBM burst 讀寫），SSN 可直接侵蝕訊號眼圖。

S 引數與通道表徵

S 引數矩陣（二埠）:

    [b₁]   [S₁₁  S₁₂] [a₁]
    [b₂] = [S₂₁  S₂₂] [a₂]

S₁₁ = 回波損耗 (Return Loss)    → 反射
S₂₁ = 插入損耗 (Insertion Loss)  → 傳輸衰減
S₁₂ = 反向傳輸                   → 互易網路中 S₁₂ = S₂₁
S₂₂ = 輸出端反射

頻域 S 引數 ↔ 時域脈衝響應 (通過 IFFT)
→ 推匯出眼圖、BER 浴盆曲線

現代 SI 模擬工具鏈（Ansys HFSS/SIwave、Cadence Sigrity、Keysight ADS/PathWave）的核心工作流即：提取通道 S 引數 → 聯合 TX/RX 行為模型（IBIS-AMI）→ 統計眼圖 → BER 評估。

技術演進史

年代	里程碑	SI 議題
~1990 年代	PCI / SDRAM 時代，資料率 < 100 MHz	走線長度約束、阻抗匹配概念引入；“SI”作為獨立學科從 EMC 中分化
~2000 年代初	DDR2、PCIe 1.x，資料率 ~GT/s 量級	傳輸線設計成為 PCB 設計基本功；IBIS 模型標準化
~2005-2010	DDR3、PCIe 2.0/3.0、10G 乙太網路	SerDes 架構成為主流；CTLE + DFE 均衡普及；通道模擬工具成熟
~2010-2015	DDR4、PCIe 3.0、25G NRZ SerDes	中低損耗板材開始普及；過孔 stub 消除（背鑽）成為標準工藝
~2016-2020	HBM2、NVLink 2.0、56G PAM4、PCIe 4.0	PAM4 調變引入主流 SerDes；矽中介層封裝（CoWoS）SI 設計成為新課題
~2021-2024	HBM3/3E、112G PAM4、PCIe 5.0/6.0、CXL 3.0、UCIe	通道損耗數十 dB 級；均衡器複雜度與功耗飆升；UCIe die-to-die 介面標準化；光互連滲透
~2025+ 趨勢	224G PAM4 / 可能 PAM6、OIF CEI-224G	每一代速率翻倍帶來的 SNR 餘量縮減推動材料/封裝/均衡三端協同創新

技術路線對比

調變方式對比

指標	NRZ（PAM2）	PAM4	PAM6（研究中）
每符號 bit 數	1	2	~2.58
符號速率（年增率特率下）	基準	½	~0.39×
電平數	2	4	6
眼高（相對 NRZ）	1×	~⅓	~⅕
SNR 要求（同 BER 下）	基準	+9.5 dB	更高
複雜度	低	中	高
主流採用狀態	已退出高速主流	當前 56G/112G 主流	224G+ 候選，尚未大規模量產確認

通道介質對比

介質	典型損耗（估算）	成本	適用場景
標準 FR-4	較高（tanδ ~0.02）	低	低速板級、控制訊號
低損耗 FR-4	中等	中	通用伺服器 PCB
高速級材料（Megtron 6/7 級）	較低（tanδ ~0.002-0.005）	高	AI 加速卡、交換器 PCB
矽中介層（CoWoS interposer）	低	極高	HBM/Chiplet 封裝內連線
有源銅纜（DAC/AEC）	受限於長度	中	機櫃內 1-5m 互聯
光纖	極低	光模組成本高	機櫃間、長距互聯

[注: tanδ 值為行業典型數量級, 具體型號資料需查廠商 datasheet]

上下游

上游（SI 依賴的供給端）

材料層:     高速覆銅板（CCL）廠商: 生益科技、聯茂、松下（Megtron 系列）、Isola
            銅箔（HVLP 等低粗糙度銅）、玻纖布（扁平玻纖降低 weave effect）
            
EDA/模擬層: Ansys（HFSS / SIwave）、Cadence（Clarity / Sigrity）、
            Keysight（ADS / PathWave）、Siemens EDA
            
IP/PHY層:   Synopsys / Cadence SerDes IP、Alphawave Semi、Marvell
            （提供經過矽驗證的 112G/224G PHY）

測試層:     Keysight / Tektronix 高頻寬示波器（>50 GHz），
            VNA 向量網路分析儀（S 引數測量）

下游（SI 被需要的應用端）

AI 晶片封裝設計:  HBM 接口布線、die-to-die interconnect
高效能 PCB:      GPU 加速卡、交換器線卡、伺服器主機板
光模組/銅纜:      800G/1.6T 光模組板級 SI、DAC/AEC 設計
系統級:          機櫃內走線、背板/中板聯結器選型、熱/振動下的 SI 可靠性

關鍵指標

指標	定義	為什麼重要
插入損耗（IL, dB）	訊號通過通道後的功率衰減	直接決定訊號到達接收端的幅度/質量
回波損耗（RL, dB）	訊號因阻抗不連續而反射回來的功率	反射越大，ISI 越嚴重
串擾（NEXT/FEXT, dB）	耦合到相鄰通道的干擾訊號強度	影響誤位元速率、限制走線密度
眼高（Eye Height, mV）	眼圖縱向開口	反映噪聲與串擾餘量
眼寬（Eye Width, UI）	眼圖橫向開口	反映抖動餘量
抖動（Jitter, ps）	訊號邊沿偏離理想位置的時間偏差	確定性抖動 + 隨機抖動決定 BER
誤位元速率（BER）	傳輸錯誤位元數 / 總位元數	最終系統級指標；資料中心典型目標 < 10⁻¹⁵
目標阻抗（PDN, mΩ）	電源分配網路在工作頻段的阻抗上限	不達標 → SSN → 訊號退化
S 引數	散射引數矩陣，全頻段表徵通道特性	SI 模擬的輸入資料基礎

供需與市場資料

市場驅動力

訊號完整性本身不是獨立市場，而是嵌入在以下產業鏈中的關鍵使能能力：

高速 EDA 工具市場：全球 SI/PI 模擬工具（Ansys、Cadence、Keysight 等）年營收在數十億美元量級 [行業估算]，增速隨 SerDes 速率演進持續上升。
高速 CCL（覆銅板）：低損耗 CCL 為細分高增長賽道，由 AI 伺服器和交換器 PCB 需求拉動 [行業估算]。
測試儀器：高頻寬即時示波器和 VNA 為 SI 驗證剛需。Keysight、Tektronix 的高階儀器單價可達數十萬美元。

需求側變化

量變：單個 AI 伺服器機櫃內的高速鏈路數從數十條增至數百條（GPU 數量 × 每 GPU 的互聯通道數 + HBM + PCIe + 網路）。
質變：112G PAM4 → 224G 的躍遷意味著通道設計從”可選最佳化”變成”必須用高階材料 + 更復雜均衡 + 更精確模擬”，單通道 SI 設計成本上升。

代表公司與資本對映

環節	代表公司	關聯邏輯
EDA/SI 模擬	Ansys（ANSS）、Cadence（CDNS）、Synopsys（SNPS）、Keysight（KEYS）	SI 模擬需求隨速率演進增長；工具壁壘高
SerDes IP	Alphawave Semi（AWE.L）、Synopsys、Cadence	高速 PHY IP 直接決定晶片互聯能力
高速 CCL/PCB 材料	松下（6981.T, Megtron 系列）、生益科技（600183.SH）、聯茂（6213.TW）	低損耗材料是高階 AI PCB 的隱形壁壘
聯結器/線纜	Amphenol（APH）、TE Connectivity（TEL）、Molex（KOCH 旗下）	高速聯結器 SI 效能直接影響系統
測試儀器	Keysight（KEYS）、Tektronix（Fortive 旗下 FTV）	驗證閉環不可替代
封裝/先進封裝	台積電（TSM, CoWoS）、日月光/矽品（3711.TW）	CoWoS/InFO 內部走線的 SI 設計成為差異化能力

投資邏輯

核心論點

“頻寬即算力”下的必然升級：AI 模型規模的增長（引數量、上下文長度、MoE 路由頻寬）迫使互聯頻寬持續倍增，訊號完整性是實現倍增的物理前提。
速率翻倍 → SI 複雜度超線性增長：每代 SerDes 速率翻倍（56G→112G→224G），通道損耗大致翻倍，均衡器複雜度和設計驗證成本非線性上升。這構成 EDA 工具和高速材料廠商的定價權基礎。
先進封裝重塑 SI 設計範式：CoWoS/UCIe 等技術將原本 PCB 級的 SI 問題壓縮到封裝/矽中介層級別，催生新的設計方法學和 IP 需求。
銅退光進的漸進過渡：短距銅互連不會一夜消失，但光互連的滲透（CPO 共封裝光學等）正改變 SI/PI 的關注焦點。

風險點

AI 投資週期下行可能延緩資料中心資本支出節奏。
光互連技術突破若加速，可能壓縮高速銅通道 SI 市場空間（但短期機率低）。
EDA 工具集中度高，個股估值通常已反映增長預期。

常見誤讀糾偏

誤讀 1：“訊號完整性就是讓線短一點”

糾偏：縮短走線只是最樸素的手段之一。現代高速設計中，阻抗控制、損耗管理、均衡補償、串擾抑制、電源完整性是系統工程。一條 10 英寸的背板走線在 112G PAM4 下可能傳輸良好，只要通道材料、層疊、過孔、聯結器、均衡器協同最佳化到位。相反，1 英寸走線如果過孔設計不當（如長 stub），也可能成為瓶頸。SI 是”頻率域全通道協同最佳化”，不是簡單的”越短越好”。

誤讀 2：“有了均衡器就可以不關心通道質量”

糾偏：均衡器能補償已知、可建模的損耗和 ISI，但無法修復以下問題：

過大的串擾（來自耦合路徑的非線性互動）。
嚴重的阻抗不連續引起的諧振性反射。
電源噪聲耦合進入訊號路徑。
超出均衡器能力的極端損耗（抽頭數和精度有物理上限）。

均衡器的抽頭數增加意味著功耗和麵積增加。在 AI 晶片中，SerDes 功耗已是總功耗的重要組成部分。最好的 SI 策略是先做好通道設計，再用均衡器彌補殘餘缺陷。

誤讀 3：“SI 只在 GHz 頻率才有意義”

糾偏：這取決於”頻率”指的是基頻還是諧波/邊沿頻率。一個 100 MHz 時鐘訊號如果上升沿為 100 ps，其有效頻寬可達 ~3.5 GHz（BW ≈ 0.35/Tr）。即使系統”時脈頻率”看起來不高，只要邊沿足夠快，傳輸線效應就存在。在 DDR、低速 SerDes 等場景中，SI 問題早已出現。

誤讀 4：“SI 和 PI 是兩個獨立問題”

糾偏：在高頻域，訊號路徑與電源/地平面構成的迴路密不可分。返回路徑（return path）的完整性是 SI 的基礎——訊號電流必然有迴流路徑（通過最近的參考平面），如果參考平面不連續（如開槽、換層時未提供相鄰地過孔），訊號完整性將嚴重受損。同時，PDN 噪聲通過共享的電源/地彈片耦合進訊號通道。PI 和 SI 的協同分析是現代設計流程的基本要求。

學習路徑

入門（0→1）

教材：Eric Bogatin《Signal and Power Integrity – Simplified》（業內”聖經”級入門，已出多版）
概念建立：理解傳輸線、阻抗匹配、反射、串擾的基本物理影像
工具初接觸：使用免費/試用版工具（如 Ansys SIwave 學生版）跑簡單 S 引數模擬

進階（1→10）

教材：Howard Johnson《High Speed Signal Propagation》；Eric Bogatin 更深的進階版
SerDes 深入：學習 IBIS-AMI 模型原理、CTLE/DFE 均衡器架構、統計眼圖方法
實踐：在 Cadence Sigrity 或 Ansys 工具中完成一個完整的通道模擬 → 眼圖評估流程
PI 專題：學習 PDN 阻抗分析、去耦電容策略、SSN 分析

專家（10→100）

先進封裝 SI：CoWoS/InFO 內部訊號建模、UCIe die-to-die 介面規範
224G 前沿：關注 OIF CEI-224G 標準進展、PAM4 vs PAM6 討論
電磁場全波模擬：HFSS/CST 等 3D 全波工具在過孔/聯結器等不連續結構中的應用
持續追蹤：DesignCon（每年 SI/PI 最重要的行業會議）、IEEE EPEPS 會議論文

一句話總結

訊號完整性是 AI 基礎設施頻寬升級的物理瓶頸與核心工程學——資料率每翻一倍，通道損耗翻倍、眼圖餘量減半、均衡器複雜度躍升，由此催生 EDA 工具、高階材料、先進封裝和測試儀器的持續升級需求。

延伸閱讀與來源

Eric Bogatin, Signal and Power Integrity – Simplified, 3rd Ed., Prentice Hall. — 入門首選教材。
Howard W. Johnson & Martin Graham, High-Speed Signal Propagation, Prentice Hall. — 傳輸線理論深入。
Sam Palermo (Texas A&M) 等人, DesignCon 年度論文集 — 112G/224G SerDes 設計前沿。
OIF (Optical Internetworking Forum), Common Electrical I/O (CEI) 規範 — SerDes 通道電氣標準。
JEDEC, HBM3/HBM3E 規範 — HBM 介面電氣/時序要求。
Keysight, Signal Integrity Journal (signalintegrityjournal.com) — 持續更新的技術文章。
Ansys / Cadence / Synopsys 技術白皮書 — 模擬方法學參考。
DesignCon 大會 (designcon.com) — 每年 1-2 月舉辦, SI/PI 領域最重要的工程會議。

本頁所有通道損耗數值、材料引數為行業典型量級估算，具體設計資料需以實際模擬和廠商 datasheet 為準。標註 [行業估算] 的資料未經獨立驗證，僅用於量級參考。