签核

1. 3 秒看懂

签核（Signoff）是芯片设计进入制造前的“最终质量闸门”。它是一整套严苛的验证与审批流程，确保芯片在所有工作条件下都满足时序、功耗、物理规则与可靠性要求。只有全部签核通过，设计才会被交给晶圆厂流片。简单说：没有签核，就没有芯片。

2. 3 分钟产业解释

现代芯片设计高度依赖分工协作。前端逻辑设计完成后，后端物理实现会进行布局布线、时钟树综合等一系列操作。由于实现过程中存在大量近似与优化，设计最终必须经历签核阶段——用最精确的仿真和分析工具，对版图完成“最终裁定”。签核必须在涵盖工艺偏差、电压陡降、温度区间的多工艺角（corner）下，考虑片上波动（OCV）和老化影响，逐条检查建立/保持时间、最大过渡时间、负载电容、功耗峰值、IR 压降、电迁移、静电放电、物理设计规则检查（DRC）、版图与原理图一致性检查（LVS）等上百个项目。每一个领域（时序、功耗、物理验证、可靠性）都有独立的签核工具和流程，最终由对应工程师确认签字。流程若不通过，设计必须回溯修正；签核的反复是先进制程下流片时间延长的主要原因。因此，签核工具的精确度、覆盖度与运行效率，直接决定芯片的一次流片成功率和上市速度。

3. 技术原理

签核是用计算可控但精度极高的模型，判决设计在物理极限下的功能正确性。主要签核领域机制如下：

1. 时序签核（Timing Signoff） 以静态时序分析（STA）为基石，无需测试向量，遍历电路中所有时序路径。引擎依据标准单元库的时序模型（NLDM/CCS），在多个 PVT（工艺‑电压‑温度）工艺角下，计算每条路径的建立时间和保持时间余量。为捕捉片上波动，采用先进片上变异（AOCV）或参数化片上变异（POCV）统计方法。关键考量包括时钟周期、时钟不确定性、时钟偏斜、跨时钟域约束、毛刺传播控制等。典型路径分析示意如下：

Launch clock ──→ FF1 → Combo Logic → FF2
                 ↑                    ↑
            Clock path delay       Data path delay
Capture clock ────────────────────→ FF2
                 Setup check: Data arrival < Clock arrival - t_setup

在5nm及以下节点，时序签核必须考虑局部电压降和热点引起的延迟波动，因而与功耗签核紧密迭代。

2. 功耗签核（Power Signoff） 精确估算芯片的平均功耗与瞬态功耗，验证电源网络是否能稳定供电且不掉出允许的电压裕度。通常基于瞬态功耗分析执行动态 IR drop 仿真，给出每个标准单元感知的局部电压，再反馈给时序分析（电压降低会显著增加门延迟）。功耗签核依赖高精度的寄生参数提取（RC 提取）。核心指标包括峰值电流、静态功耗（漏电）、动态功耗、IR 压降最大值（典型规范要求<3‑5% VDD，具体由晶圆厂工艺指引规定）。电迁移（EM）分析则检查电源线与过孔能否承受长期平均及峰值电流密度而不发生断路或性能退化。

3. 物理验证签核（Physical Verification Signoff） 包括设计规则检查（DRC）、版图与原理图比对（LVS）、电气规则检查（ERC）、天线效应检查等。DRC 必须针对特定工艺节点的规则集（rule deck）运行，先进节点规则数量可达数万条。任何违规都可能导致良率丧失或功能失效，因此代工厂要求零 DRC/LVS 违规才接收版图。

4. 可靠性签核 涵盖老化分析（如负偏压温度不稳定性 NBTI、热载流子注入 HCI）以评估十年工作寿命内的性能退化，检查设计余量是否充足；静电放电（ESD）保护电路能力验证；闩锁效应（Latch‑up）防护检查等。随着器件老化，时序可能退化，必须与功能签核联合验证。

4. 关键参数

签核质量与效率通过一组可量化指标衡量：

• 签核覆盖率：已检查的路径/场景占应检查的比例，目标100%。
• 违规数量：最终签核以零时序违规、零 DRC/LVS 错误为目标（部分设计经工程判断可豁免极少量时序违规，但须记录在案）。
• 签核运行时间：全芯片签核从数小时到数天不等。先进5nm节点全芯片STA可能超过24小时，而基于云的方法可将周转缩短至4‑8小时（来源：Synopsys 2024年用户案例，口径为7nm/5nm设计）。
• 签核相关性：签核工具与黄金标准（代工厂SPICE标定）的时延一致性。业内通常要求与时延差异<2‑3%（来源：台积电16nm/7nm签核参考流程，公开可查）。先进节点下相关性的微小偏差可能被POCV放大，必须定期标定。
• 一次性流片成功率：行业先进水平约80‑90%（来源：2023年Semico Research对先进制程设计项目的定性调查），签核质量是首要贡献因素。
• IR压降最大值：多数工艺指引要求局部动态IR压降不超过VDD的5%，静态IR压降更严（来源：三星5LPE与台积电N16工艺指南公开摘要）。
• 电迁移寿命：在最大工作电流和温度下，电源网络平均失效时间需大于10年，由Black方程评估（来源：行业标准JESD63）。
• DRC规则数：5nm节点CMOS逻辑规则超30,000条，3nm节点预计超45,000条（来源：2022年DAC Cadence演讲，定性描述）。

5. 技术路线

签核的演进从“设计后检查”走向“签核驱动设计”，并在云与AI辅助下持续变革。

签核流程演变

不同厂商签核工具特点（定性）

• Synopsys：以 PrimeTime 为时序签核锚点，Fusion Compiler 生态将签核内嵌，结合 AI 驱动优化。
• Cadence：Tempus 时序、Voltus 功耗、Quantus 提取、PVS 物理验证共享统一数据库，力求流程一致性和快速收敛。
• Siemens EDA：Calibre 在物理验证签核近乎行业标准，横向扩展至可靠性（PERC）和 3D‑IC 签核。
• Ansys：以 RedHawk‑SC 为中心的电源完整性签核，对 HPC/AI 超大芯片的芯片-封装-系统协同签核具有高认可度。

统计方法演进 早期采用单一偏差值（over‑constraint），然后过渡到多工艺角多模式（MCMM）；28nm 以下引入 AOCV，16nm FinFET 后 POCV 成为主流，通过参数化高斯分布管理工艺波动。最新的签核流程正在探索机器学习驱动的表面响应模型，以降低不必要的悲观度并减少 corner 数量（来源：DAC 2022 “ML for Timing Signoff” 专题讲座）。

云化与多物理场 签核计算需求极大，云端弹性算力使中小设计公司也能负担全芯片签核。Synopsys 的 Cloud FlexEDA 和 Cadence Cloud 方案在 2023‑2024 年加速推广。同时，3D‑IC 推动系统级签核，必须同时分析硅中介层、微凸块和 TSV 的信号完整性与热应力，推动电‑热‑应力多物理场耦合工具发展。

6. 上游

签核上游核心是提供“标准与规则”的环节：

• 晶圆厂（Foundry）：台积电、三星、英特尔代工服务等，为每个制程节点发布 PDK（工艺设计套件）和签核参考流程（Sign‑off Guideline），明确规定可使用的签核工具、版本、工艺角、降额参数及异常豁免条件。规则文件只针对特定工具认证，构成签核工具的高壁垒。例如，台积电 N5/N3 的签核指南要求特定版本的 Calibre、PrimeTime 及 RedHawk‑SC（来源：台积电 OIP 2023 公开文档摘要）。
• 标准单元库与IP供应商：ARM（Synopsys、Cadence 也可提供库）、Samsung Foundry 自有库等。它们必须交付精确的时序/功耗/噪声模型（如 CCS、ECSM），确保签核引擎能真实反应物理效应。模型表征质量直接影响签核相关性。
• 测试与仪器公司（间接）：提供硅数据用于标定模型，Keysight、Teradyne 等在高频测试中为签核提供实测相关性校验。

7. 下游

签核的输出直接影响以下环节：

• Fabless/IDM 设计公司：签核报告决定设计能否送交制造。设计团队需投入大量工程资源执行签核、修复违规，并承担流片失败的财务与时间风险。一次先进制程流片费用高达数千万美元，签核质量直接关联此投资成败。
• 晶圆代工厂：以签核报告作为接收版图的前置条件，若设计未通过工厂指定的签核流程，代工厂有权拒绝或要求重新提交。同时，代工厂依赖签核数据预估良率，优化工艺窗口。
• 封装与测试（OSAT）：对 Chiplet/3D‑IC，签核包含芯片到系统的信号与电源完整性验证，直接决定封装方案可行性。一旦签核暴露过大的 IR 压降或电迁移，将迫使封装散热方案调整。
• 设计服务与EDA支持服务：许多公司提供签核流程搭建、违规Debug、签核加速咨询，成为下游专业服务市场。

8. 受益公司

（以下仅描述公司在签核价值链中的角色，不构成任何投资建议。）

• Synopsys（SNPS）：拥有 PrimeTime（时序）、StarRC（提取）、IC Validator（物理验证）等签核产品，通过 Fusion Compiler 实现签核驱动设计闭环。2024财年收入约61.2亿美元（来源：Synopsys 2024年报，口径为GAAP营收），EDA软件签核相关收入为公司核心常青现金流来源。
• Cadence（CDNS）：Tempus、Voltus、Quantus、PVS 构成全流程签核方案，与 Cerebrus AI 驱动的设计优化关联。2024年总收入约40.6亿美元（来源：Cadence 2024年报），签核工具是数字全流程的关键环节。
• Siemens EDA：Calibre 物理验证签核在先进节点份额极高，被多数代工厂指定为 Gold 验证工具。还提供 Calibre PERC、Calibre 3DSTACK 等。其收入包含在母公司西门子数字化工业板块，具体未单拆，但第三方估计 Calibre 相关年收入超过15亿美元（来源：2023年 EETimes 分析，口径含维护）。
• Ansys（ANSS）：RedHawk‑SC 在 HPC 和 AI 芯片的电源‑热签核中占据独特位置，支持多芯片和硅中介层分析。2023年收入约22.7亿美元（来源：Ansys 2023年报），签核相关仿真为高增长业务。
• 台积电（TSM）：虽非直接出售签核工具，但通过 PDK 锁定工具链，深化了代工生态的黏性，并借此提升客户设计成功率，间接受益于签核工具进步。
• 其他：中国国产EDA公司如华大九天、概伦电子、广立微等正尝试在部分签核节点突破，但目前市场份额极小，营收规模不超过各自几千万至一两亿元级别，且主要集中在成熟制程物理验证或特定点工具（来源：各公司2023年报及招股说明书）。

9. 市场规模

签核工具作为 EDA 市场的高价值细分领域，其规模尚无单独权威统计。以全球 EDA 市场整体为基础进行合理估算：根据 ESD Alliance 2024年10月发布的数据，2024 年全球电子设计自动化（EDA）收入达到 183.3 亿美元（口径：涵盖 EDA 软件、硅 IP 与工程服务，来源：ESD Alliance “EDA Revenue Report”）。业界估计签核工具（含时序、功耗、物理验证、提取、可靠性）占 EDA 总市场约 20‑25%（来源：Semico Research 2023 年定性评述及投资机构行业模型，公开资料未见精确值），则 2024 年签核工具子市场规模约在 37‑46 亿美元之间。单看 EDA 软件（剔除服务和 IP），规模约为 120‑130 亿美元，签核工具约 24‑33 亿美元。中国大陆 EDA 市场在全球占比约 8‑10%（2023 年约 16‑18 亿美元，来源：中国半导体行业协会 EDA 分会公开资料），其中签核工具同样占比有限，主要仍由国际三巨头主导。

需求侧驱动：随着制程进阶 3nm/2nm，AI 大芯片规模达数百亿晶体管，签核所需计算量指数上升，推动客单价和工具许可收入增长。2025 年全球 EDA 市场预计保持 12‑15% 增速（来源：Mordor Intelligence 2024 EDA 报告），签核工具增长率将高于平均水平，可能在 15‑18%（口径：行业共识，参照 KeyBanc 2024 年对 EDA 细分市场增速的看法）。中美科技竞争与国内 EDA 替代政策为市场增加了不确定性，但中期不会撼动整体增长逻辑。

10. 玩家对比

注：收入来源对应公司年度财报，Siemens EDA 为估算值。产品竞争力描述综合代工厂认证公告及用户定性反馈。

11. 风险

技术风险

• 签核相关性漂移：工艺微缩带来电压、温度、应力多维耦合，工具模型与硅实测可能产生系统性偏差，导致流片失败。尤其在 2nm 以下，量子效应和非理想导线模型挑战更大。
• 多物理场收敛风险：3D‑IC 签核涉及电‑热‑应力耦合迭代，不同工具间数据传递可能引入收敛误差，导致无限循环或不正确结果。

市场与竞争风险

• 客户高度集中，前十大半导体设计公司贡献了 EDA 签核工具的大部分收入。若最主要客户削减研发开支或转向 Inside 方案（如苹果自研部分签核流程），将对供应商造成冲击。
• AI 驱动设计优化可能降低签核迭代次数，长期对签核许可证需求形成结构性压制。例如，DSO.ai 可自动修复违规，减少需要人工多轮运行签核工具的轮次。

地缘政治与管制风险

• 美国出口管制（如 BIS 规则）限制先进 EDA 工具向特定中国实体供应，迫使部分客户转向国产替代。短期内国产签核工具精度和覆盖率不足，可能导致中国客户流片失败率上升，同时也侵蚀国际供应商潜在收入。
• 技术脱钩倾向可能造成“一个市场、两套标准”，增加 EDA 公司合规成本，扰乱全球签核工具生态。

商业模式风险

• 云化转变为按需付费，短期可能减少前期许可证收入，平摊至使用量收费需谨慎定价平衡。
• 开源 EDA 及部分领域（如 Google SkyWater 等）尝试推动免费 PDK 与签核规则，虽暂未影响主流，但长期可能降低准入门槛。

12. 误读纠偏

误读 1：签核就是时序检查。 时序是核心之一，但完整的签核必须覆盖电源完整性、信号完整性、DRC/LVS、可靠性、ESD、热分析等。先进节点下，忽略 IR 压降的时序签核毫无意义，因为电压降会大幅增加门延迟，单独进行时序签核是无效的。签核是体系化并行工程。

误读 2：签核是最终一次性完成。 实际流程中，签核几乎必然是个迭代循环。当发现违规后，往往需要重回物理优化甚至修改 RTL。项目计划通常为多轮签核预留 20‑30% 的总开发周期（来源：Synopsys 2022 年用户调研）。只有全部签核项同时亮绿灯，才算真正的“Gold Signoff”。

误读 3：工艺越先进，签核只需跑更长时间、更多 corner。 先进工艺还引入了新物理效应，如 FinFET 自发热、导线边界散射导致的电阻非线性、负偏压温度不稳定性加速等，需要签核模型从根本上扩展，而非简单叠加 corner。蛮力多 corner 组合爆炸已不可行，必须借助统计方法和机器学习降维。

误读 4：签核工具昂贵只因为垄断。 垄断存在，但根本原因是验证精准度的极端要求。工具必须经过代工厂数千颗测试芯片的校准，并与特定工艺长期磨合。每一次工艺升级，EDA 公司需投入数亿美元研发，才能通过代工厂认证。这种“精度-认证”正反馈形成了极高的技术壁垒，远非单纯市场垄断可以解释。

误读 5：签核只关注芯片本身。 随着先进封装和 Chiplet 普及，签核已延伸至多芯片互连、硅中介层和 TSV 的信号/电源完整性，甚至与电路板协同仿真。部分 AI 训练芯片的签核必须包含封装散热和应力模型，否则芯片在工作温度下会因翘曲而断连。

13. 最新事件

• 2024 年 1 月，Synopsys 宣布以约 350 亿美元收购工程仿真巨头 Ansys（来源：Synopsys 官方新闻稿）。若交易通过反垄断审查，将在签核领域创造出覆盖从 RTL 到多物理场签核的更完整平台，尤其增强功耗、热与机械应力签核能力。
• 2024 年 4 月，Cadence 发布 Virtuoso Studio 与跨平台签核增强功能，实现在模拟与数字混合流程中签核驱动收敛，并引入生成式 AI 辅助分析布局效应（来源：Cadence 博客）。
• 2024 年 6 月，台积电在 2024 技术论坛上更新 N2 签核参考流程，明确要求采用 POCV 统计时序分析，并推荐 RedHawk‑SC 和 Voltus 进行芯片-封装联合 IR/EM 签核。同时引入 Calibre 3DSTACK 用于 3D Fabric 联盟的验证（来源：台积电 OIP 论坛报告，公开摘要）。
• 2024 年 9 月，Siemens EDA 宣布其 Calibre 平台已获得三星代工 3nm GAA 及 Intel 18A 的签核认证，支持包括多芯片集成的物理验证（来源：Siemens 新闻稿）。
• 2025 年 1 月，AMD 的 MI300X 等 AI 加速器设计团队在 IEEE ISSCC 公开的演讲中提到，通过部署签核驱动的 AI 辅助修复，将最终签核违规数由数千个降至个位数，迭代周期缩短 40%（来源：ISSCC 2025 演讲，非书面但口头提及）。
• 2025 年 2 月，美国商务部工业安全局（BIS）更新出口管制规则，限制可用于 GAAFET 设计的特定 EDA 工具，签核工具中的部分高级电源完整性分析模块被列入管制清单，影响中国客户获得最先进签核能力（来源：联邦公报公开文件）。
• 中国市场动态：华大九天 2024 年半年度报告显示，其物理验证工具已支持 22nm DRC/LVS，但时序和功耗签核仍处于研发阶段，尚未贡献规模收入。概伦电子推出面向存储器设计的签核级 SPICE 仿真产品，在特定细分领域获得三星认证（来源：概伦电子 2024 年半年报）。

14. 跟踪指标

• EDA 季度营收与签核工具占比分析：关注 Synopsys 和 Cadence 财报中“Digital Design & Signoff”或类似分类的收入增长，以及 ESD Alliance 季度报告中的各类别细分。
• 代工厂技术论坛签核指南更新：每年台积电、三星、英特尔发布的 PDK 更新和推荐工具版本，代表着签核工具竞争格局的微调，如证实新工具进入 Gold 流程将极大影响市场。
• 先进制程流片与一次性成功率数据：跟踪公开渠道（如 ISSCC、VLSI 会议）披露的设计案例，通过论坛信息判断签核质量演进。
• 大型芯片设计项目规划与延期：如 NVIDIA、AMD、苹果等下一代芯片的发布日期是否延迟，若因签核问题推迟，将反映工具效率或模型精度瓶颈。
• 云签核采用率：AWS、Azure 等云平台上 EDA 实例使用量增长，以及 EDA 供应商云收入占比，能反映弹性算力对签核的渗透。
• 国产量产签核工具里程碑：关注华大九天、全芯智造等公司获得代工厂认证的公告，特别是突破 14nm 以下签核认证，这将影响市场格局。
• 地缘政策变化：美国 BIS 出口管制更新、欧盟 EDA 支持计划等，直接影响供应与本地替代投资。

15. 信源

• TSMC “Sign-off Guideline” 系列参考文档（通过对应制程 PDK 获取，未公开链接）。
• Synopsys 官网 PrimeTime、StarRC、IC Validator 白皮书；Synopsys 2024 年度财报与电话会议记录。
• Cadence “Tempus Timing Signoff Solution”、“Voltus IC Power Integrity” 数据手册；Cadence 2024 年年报。
• Siemens EDA “Calibre Design Solutions” 技术概述与官方新闻。
• Ansys “RedHawk‑SC” 产品概述与认证公告；Ansys 2023 年年报。
• ESD Alliance “EDA Revenue Report” 2024 年 Q3 及 Q4 数据。
• Mordor Intelligence “Electronic Design Automation (EDA) Market – Growth, Trends, and Forecasts” 2024 版。
• Semico Research “EDA Market Analysis and Forecast” 2023 相关述评。
• 中国半导体行业协会 EDA 分会公开数据。
• IEEE ISSCC 2025、DAC 2022/2024 会议论文集与演讲摘要。
• 美国商务部 BIS 出口管制规则更新文件（Federal Register 公开）。
• 华大九天、概伦电子等上市公司2023/2024半年度及年度报告。