籤核

1. 3 秒看懂

籤核（Signoff）是晶片設計進入製造前的“最終質量閘門”。它是一整套嚴苛的驗證與審批流程，確保晶片在所有工作條件下都滿足時序、功耗、物理規則與可靠性要求。只有全部籤核通過，設計才會被交給晶圓廠流片。簡單說：沒有籤核，就沒有晶片。

2. 3 分鐘產業解釋

現代晶片設計高度依賴分工協作。前端邏輯設計完成後，後端物理實現會進行版面配置佈線、時鐘樹綜合等一系列操作。由於實現過程中存在大量近似與最佳化，設計最終必須經歷籤核階段——用最精確的模擬和分析工具，對版圖完成“最終裁定”。籤核必須在涵蓋工藝偏差、電壓陡降、溫度區間的多工藝角（corner）下，考慮片上波動（OCV）和老化影響，逐條檢查建立/保持時間、最大過渡時間、負載電容、功耗峰值、IR 壓降、電遷移、靜電放電、物理設計規則檢查（DRC）、版圖與原理圖一致性檢查（LVS）等上百個專案。每一個領域（時序、功耗、物理驗證、可靠性）都有獨立的籤核工具和流程，最終由對應工程師確認簽字。流程若不通過，設計必須回溯修正；籤核的反覆是先進製程下流片時間延長的主要原因。因此，籤核工具的精確度、覆蓋度與執行效率，直接決定晶片的一次流片成功率和上市速度。

3. 技術原理

籤核是用計算可控但精度極高的模型，判決設計在物理極限下的功能正確性。主要籤核領域機制如下：

1. 時序籤核（Timing Signoff） 以靜態時序分析（STA）為基石，無需測試向量，遍歷電路中所有時序路徑。引擎依據標準單元庫的時序模型（NLDM/CCS），在多個 PVT（工藝‑電壓‑溫度）工藝角下，計算每條路徑的建立時間和保持時間餘量。為捕捉片上波動，採用先進片上變異（AOCV）或引數化片上變異（POCV）統計方法。關鍵考量包括時鐘週期、時鐘不確定性、時鐘偏斜、跨時鐘域約束、毛刺傳播控制等。典型路徑分析示意如下：

Launch clock ──→ FF1 → Combo Logic → FF2
                 ↑                    ↑
            Clock path delay       Data path delay
Capture clock ────────────────────→ FF2
                 Setup check: Data arrival < Clock arrival - t_setup

在5nm及以下節點，時序籤核必須考慮區域性電壓降和熱點引起的延遲波動，因而與功耗籤核緊密迭代。

2. 功耗籤核（Power Signoff） 精確估算晶片的平均功耗與瞬態功耗，驗證電源網路是否能穩定供電且不掉出允許的電壓裕度。通常基於瞬態功耗分析執行動態 IR drop 模擬，給出每個標準單元感知的區域性電壓，再反饋給時序分析（電壓降低會顯著增加門延遲）。功耗籤核依賴高精度的寄生引數提取（RC 提取）。核心指標包括峰值電流、靜態功耗（漏電）、動態功耗、IR 壓降最大值（典型規範要求<3‑5% VDD，具體由晶圓廠工藝展望規定）。電遷移（EM）分析則檢查電源線與過孔能否承受長期平均及峰值電流密度而不發生斷路或效能退化。

3. 物理驗證籤核（Physical Verification Signoff） 包括設計規則檢查（DRC）、版圖與原理圖比對（LVS）、電氣規則檢查（ERC）、天線效應檢查等。DRC 必須針對特定工藝節點的規則集（rule deck）執行，先進節點規則數量可達數萬條。任何違規都可能導致良率喪失或功能失效，因此代工廠要求零 DRC/LVS 違規才接收版圖。

4. 可靠性籤核 涵蓋老化分析（如負偏壓溫度不穩定性 NBTI、熱載流子注入 HCI）以評估十年工作壽命內的效能退化，檢查設計餘量是否充足；靜電放電（ESD）保護電路能力驗證；閂鎖效應（Latch‑up）防護檢查等。隨著器件老化，時序可能退化，必須與功能籤核聯合驗證。

4. 關鍵引數

籤核質量與效率通過一組可量化指標衡量：

• 籤核覆蓋率：已檢查的路徑/場景佔應檢查的比例，目標100%。
• 違規數量：最終籤核以零時序違規、零 DRC/LVS 錯誤為目標（部分設計經工程判斷可豁免極少量時序違規，但須記錄在案）。
• 籤核執行時間：全晶片籤核從數小時到數天不等。先進5nm節點全晶片STA可能超過24小時，而基於雲端的方法可將週轉縮短至4‑8小時（來源：Synopsys 2024年使用者案例，口徑為7nm/5nm設計）。
• 籤核相關性：籤核工具與黃金標準（代工廠SPICE標定）的時延一致性。業內通常要求與時延差異<2‑3%（來源：台積電16nm/7nm籤核參考流程，公開可查）。先進節點下相關性的微小偏差可能被POCV放大，必須定期標定。
• 一次性流片成功率：行業先進水平約80‑90%（來源：2023年Semico Research對先進製程設計專案的定性調查），籤核質量是首要貢獻因素。
• IR壓降最大值：多數工藝展望要求區域性動態IR壓降不超過VDD的5%，靜態IR壓降更嚴（來源：三星5LPE與台積電N16工藝指南公開摘要）。
• 電遷移壽命：在最大工作電流和溫度下，電源網路平均失效時間需大於10年，由Black方程評估（來源：行業標準JESD63）。
• DRC規則數：5nm節點CMOS邏輯規則超30,000條，3nm節點預計超45,000條（來源：2022年DAC Cadence演講，定性描述）。

5. 技術路線

籤核的演進從“設計後檢查”走向“籤核驅動設計”，並在雲端與AI輔助下持續變革。

籤核流程演變

維度	傳統籤核（“扔過牆”）	籤核驅動設計
籤核工具位置	僅在設計末端執行	內嵌於綜合、版面配置佈線、最佳化步驟
迭代效率	返工成本高，週期長	即時修復，減少最終意外
模型一致性	實現引擎與籤核引擎可能不一致	實現階段即用籤核精度模型
計算資源需求	後期高峰壓力大	總量更大但平滑分散
當前採用	成熟設計仍可見	先進製程的主流範式

不同廠商籤核工具特點（定性）

• Synopsys：以 PrimeTime 為時序籤核錨點，Fusion Compiler 生態將籤核內嵌，結合 AI 驅動最佳化。
• Cadence：Tempus 時序、Voltus 功耗、Quantus 提取、PVS 物理驗證共享統一資料庫，力求流程一致性和快速收斂。
• Siemens EDA：Calibre 在物理驗證籤核近乎行業標準，橫向擴充套件至可靠性（PERC）和 3D‑IC 籤核。
• Ansys：以 RedHawk‑SC 為中心的電源完整性籤核，對 HPC/AI 超大晶片的晶片-封裝-系統協同籤核具有高認可度。

統計方法演進 早期採用單一偏差值（over‑constraint），然後過渡到多工藝角多模式（MCMM）；28nm 以下引入 AOCV，16nm FinFET 後 POCV 成為主流，通過引數化高斯分佈管理工藝波動。最新的籤核流程正在探索機器學習驅動的表面響應模型，以降低不必要的悲觀度並減少 corner 數量（來源：DAC 2022 “ML for Timing Signoff” 專題講座）。

雲端化與多物理場 籤核計算需求極大，雲端端彈性算力使中小設計公司也能負擔全晶片籤核。Synopsys 的 Cloud FlexEDA 和 Cadence Cloud 方案在 2023‑2024 年加速推廣。同時，3D‑IC 推動系統級籤核，必須同時分析矽中介層、微凸塊和 TSV 的訊號完整性與熱應力，推動電‑熱‑應力多物理場耦合工具發展。

6. 上游

籤核上游核心是提供“標準與規則”的環節：

• 晶圓廠（Foundry）：台積電、三星、英特爾代工服務等，為每個製程節點發布 PDK（工藝設計套件）和籤核參考流程（Sign‑off Guideline），明確規定可使用的籤核工具、版本、工藝角、降額引數及異常豁免條件。規則檔案只針對特定工具認證，構成籤核工具的高壁壘。例如，台積電 N5/N3 的籤核指南要求特定版本的 Calibre、PrimeTime 及 RedHawk‑SC（來源：台積電 OIP 2023 公開文件摘要）。
• 標準單元庫與IP供應商：ARM（Synopsys、Cadence 也可提供庫）、Samsung Foundry 自有庫等。它們必須交付精確的時序/功耗/噪聲模型（如 CCS、ECSM），確保籤核引擎能真實反應物理效應。模型表徵質量直接影響籤核相關性。
• 測試與儀器公司（間接）：提供矽資料用於標定模型，Keysight、Teradyne 等在高頻測試中為籤核提供實測相關性校驗。

7. 下游

籤核的輸出直接影響以下環節：

• Fabless/IDM 設計公司：籤核報告決定設計能否送交製造。設計團隊需投入大量工程資源執行籤核、修復違規，並承擔流片失敗的財務與時間風險。一次先進製程流片費用高達數千萬美元，籤核質量直接關聯此投資成敗。
• 晶圓代工廠：以籤核報告作為接收版圖的前置條件，若設計未通過工廠指定的籤核流程，代工廠有權拒絕或要求重新提交。同時，代工廠依賴籤核數據預估良率，最佳化工藝視窗。
• 封裝與測試（OSAT）：對 Chiplet/3D‑IC，籤核包含晶片到系統的訊號與電源完整性驗證，直接決定封裝方案可行性。一旦籤核暴露過大的 IR 壓降或電遷移，將迫使封裝散熱方案調整。
• 設計服務與EDA支援服務：許多公司提供籤核流程搭建、違規Debug、籤核加速諮詢，成為下游專業服務市場。

8. 受益公司

（以下僅描述公司在籤核價值鏈中的角色，不構成任何投資建議。）

• Synopsys（SNPS）：擁有 PrimeTime（時序）、StarRC（提取）、IC Validator（物理驗證）等籤核產品，通過 Fusion Compiler 實現籤核驅動設計閉環。2024財年營收約61.2億美元（來源：Synopsys 2024年報，口徑為GAAP營收），EDA軟體籤核相關營收為公司核心常青現金流量來源。
• Cadence（CDNS）：Tempus、Voltus、Quantus、PVS 構成全流程籤核方案，與 Cerebrus AI 驅動的設計最佳化關聯。2024年總營收約40.6億美元（來源：Cadence 2024年報），籤核工具是數字全流程的關鍵環節。
• Siemens EDA：Calibre 物理驗證籤核在先進節點份額極高，被多數代工廠指定為 Gold 驗證工具。還提供 Calibre PERC、Calibre 3DSTACK 等。其營收包含在母公司西門子數字化工業板塊，具體未單拆，但第三方估計 Calibre 相關年營收超過15億美元（來源：2023年 EETimes 分析，口徑含維護）。
• Ansys（ANSS）：RedHawk‑SC 在 HPC 和 AI 晶片的電源‑熱籤核中佔據獨特位置，支援多晶片和矽中介層分析。2023年營收約22.7億美元（來源：Ansys 2023年報），籤核相關模擬為高增長業務。
• 台積電（TSM）：雖非直接出售籤核工具，但通過 PDK 鎖定工具鏈，深化了代工生態的黏性，並藉此提升客戶設計成功率，間接受益於籤核工具進步。
• 其他：中國國產EDA公司如華大九天、概倫電子、廣立微等正嘗試在部分籤核節點突破，但目前市場份額極小，營收規模不超過各自幾千萬至一兩億元級別，且主要集中在成熟製程物理驗證或特定點工具（來源：各公司2023年報及招股說明書）。

9. 市場規模

籤核工具作為 EDA 市場的高價值細分領域，其規模尚無單獨權威統計。以全球 EDA 市場整體為基礎進行合理估算：根據 ESD Alliance 2024年10月釋出的資料，2024 年全球電子設計自動化（EDA）營收達到 183.3 億美元（口徑：涵蓋 EDA 軟體、矽 IP 與工程服務，來源：ESD Alliance “EDA Revenue Report”）。業界估計籤核工具（含時序、功耗、物理驗證、提取、可靠性）佔 EDA 總市場約 20‑25%（來源：Semico Research 2023 年定性評述及投資機構行業模型，公開資料未見精確值），則 2024 年籤核工具子市場規模約在 37‑46 億美元之間。單看 EDA 軟體（剔除服務和 IP），規模約為 120‑130 億美元，籤核工具約 24‑33 億美元。中國大陸 EDA 市場在全球佔比約 8‑10%（2023 年約 16‑18 億美元，來源：中國半導體行業協會 EDA 分會公開資料），其中籤核工具同樣佔比有限，主要仍由國際三巨頭主導。

需求側驅動：隨著製程進階 3nm/2nm，AI 大晶片規模達數百億電晶體，籤核所需計算量指數上升，推動客單價和工具許可營收增長。2025 年全球 EDA 市場預計保持 12‑15% 增速（來源：Mordor Intelligence 2024 EDA 報告），籤核工具增長率將高於平均水平，可能在 15‑18%（口徑：行業共識，參照 KeyBanc 2024 年對 EDA 細分市場增速的看法）。中美科技競爭與國內 EDA 替代政策為市場增加了不確定性，但中期不會撼動整體增長邏輯。

10. 玩家對比

維度	Synopsys	Cadence	Siemens EDA	Ansys
時序籤核	PrimeTime，行業標杆，極深生態	Tempus，統一資料庫，收斂快速	–（物理驗證為主）	–
功耗籤核	PrimePower，與 PrimeTime 整合	Voltus，提供晶片-封裝聯合分析	–	RedHawk‑SC，電源完整性深度，業界廣泛認證
提取	StarRC，精度高	Quantus，與 Innovus 緊密耦合	–	–
物理驗證	IC Validator，在臺積電 N3/N2 獲認證	PVS，支援先進節點	Calibre，絕對領導者，幾乎全代工廠均納入 Gold 流程	–
AI/ML 整合	DSO.ai 覆蓋籤核最佳化	Cerebrus AI + Optimality 智慧收斂	Calibre ML 分類、良率預測	多物理場模擬與 ML 結合
雲端化交付	Synopsys Cloud + FlexEDA	Cadence Cloud 廣泛	Calibre 支援雲端執行	Ansys Gateway 雲端化
2024 年 EDA 相關營收（近似）	~61 億美元（總營收）	~41 億美元	非公開單獨揭露，預估 >15 億美元	~25 億美元（總營收，籤核為一部分）

注：營收來源對應公司年度財報，Siemens EDA 為估算值。產品競爭力描述綜合代工廠認證公告及使用者定性反饋。

11. 風險

技術風險

• 籤核相關性漂移：工藝微縮帶來電壓、溫度、應力多維耦合，工具模型與矽實測可能產生系統性偏差，導致流片失敗。尤其在 2nm 以下，量子效應和非理想導線模型挑戰更大。
• 多物理場收斂風險：3D‑IC 籤核涉及電‑熱‑應力耦合迭代，不同工具間資料傳遞可能引入收斂誤差，導致無限迴圈或不正確結果。

市場與競爭風險

• 客戶高度集中，前十大半導體設計公司貢獻了 EDA 籤核工具的大部分營收。若最主要客戶削減研發開支或轉向 Inside 方案（如Apple自研部分籤核流程），將對供應商造成衝擊。
• AI 驅動設計最佳化可能降低籤核迭代次數，長期對籤核許可證需求形成結構性壓制。例如，DSO.ai 可自動修復違規，減少需要人工多輪執行籤核工具的輪次。

地緣政治與管制風險

• 美國出口管制（如 BIS 規則）限制先進 EDA 工具向特定中國實體供應，迫使部分客戶轉向國產替代。短期內國產籤核工具精度和覆蓋率不足，可能導致中國客戶流片失敗率上升，同時也侵蝕國際供應商潛在營收。
• 技術脫鉤傾向可能造成“一個市場、兩套標準”，增加 EDA 公司合規成本，擾亂全球籤核工具生態。

商業模式風險

• 雲端化轉變為按需付費，短期可能減少前期許可證營收，平攤至使用量收費需謹慎定價平衡。
• 開源 EDA 及部分領域（如 Google SkyWater 等）嘗試推動免費 PDK 與籤核規則，雖暫未影響主流，但長期可能降低准入門檻。

12. 誤讀糾偏

誤讀 1：籤核就是時序檢查。 時序是核心之一，但完整的籤核必須覆蓋電源完整性、訊號完整性、DRC/LVS、可靠性、ESD、熱分析等。先進節點下，忽略 IR 壓降的時序籤核毫無意義，因為電壓降會大幅增加門延遲，單獨進行時序籤核是無效的。籤核是體系化並行工程。

誤讀 2：籤核是最終一次性完成。 實際流程中，籤核幾乎必然是個迭代迴圈。當發現違規後，往往需要重回物理最佳化甚至修改 RTL。專案計劃通常為多輪籤核預留 20‑30% 的總開發週期（來源：Synopsys 2022 年使用者調研）。只有全部籤核項同時亮綠燈，才算真正的“Gold Signoff”。

誤讀 3：工藝越先進，籤核只需跑更長時間、更多 corner。 先進工藝還引入了新物理效應，如 FinFET 自發熱、導線邊界散射導致的電阻非線性、負偏壓溫度不穩定性加速等，需要籤核模型從根本上擴充套件，而非簡單疊加 corner。蠻力多 corner 組合爆炸已不可行，必須藉助統計方法和機器學習降維。

誤讀 4：籤核工具昂貴只因為壟斷。 壟斷存在，但根本原因是驗證精準度的極端要求。工具必須經過代工廠數千顆測試晶片的校準，並與特定工藝長期磨合。每一次工藝升級，EDA 公司需投入數億美元研發，才能通過代工廠認證。這種“精度-認證”正反饋形成了極高的技術壁壘，遠非單純市場壟斷可以解釋。

誤讀 5：籤核只關注晶片本身。 隨著先進封裝和 Chiplet 普及，籤核已延伸至多晶片互連、矽中介層和 TSV 的訊號/電源完整性，甚至與電路板協同模擬。部分 AI 訓練晶片的籤核必須包含封裝散熱和應力模型，否則晶片在工作溫度下會因翹曲而斷連。

13. 最新事件

• 2024 年 1 月，Synopsys 宣佈以約 350 億美元收購工程模擬巨頭 Ansys（來源：Synopsys 官方新聞稿）。若交易通過反壟斷審查，將在籤核領域創造出覆蓋從 RTL 到多物理場籤核的更完整平台，尤其增強功耗、熱與機械應力籤核能力。
• 2024 年 4 月，Cadence 釋出 Virtuoso Studio 與跨平台籤核增強功能，實現在模擬與數字混合流程中籤核驅動收斂，並引入生成式 AI 輔助分析版面配置效應（來源：Cadence 部落格）。
• 2024 年 6 月，台積電在 2024 技術論壇上更新 N2 籤核參考流程，明確要求採用 POCV 統計時序分析，並推薦 RedHawk‑SC 和 Voltus 進行晶片-封裝聯合 IR/EM 籤核。同時引入 Calibre 3DSTACK 用於 3D Fabric 聯盟的驗證（來源：台積電 OIP 論壇報告，公開摘要）。
• 2024 年 9 月，Siemens EDA 宣佈其 Calibre 平台已獲得三星代工 3nm GAA 及 Intel 18A 的籤核認證，支援包括多晶片整合的物理驗證（來源：Siemens 新聞稿）。
• 2025 年 1 月，AMD 的 MI300X 等 AI 加速器設計團隊在 IEEE ISSCC 公開的演講中提到，通過部署籤核驅動的 AI 輔助修復，將最終籤核違規數由數千個降至個位數，迭代週期縮短 40%（來源：ISSCC 2025 演講，非書面但口頭提及）。
• 2025 年 2 月，美國商務部工業安全域性（BIS）更新出口管制規則，限制可用於 GAAFET 設計的特定 EDA 工具，籤核工具中的部分高階電源完整性分析模組被列入管制清單，影響中國客戶獲得最先進籤核能力（來源：聯邦公報公開檔案）。
• 中國市場動態：華大九天 2024 年半年度報告顯示，其物理驗證工具已支援 22nm DRC/LVS，但時序和功耗籤核仍處於研發階段，尚未貢獻規模營收。概倫電子推出面向儲存器設計的籤核級 SPICE 模擬產品，在特定細分領域獲得三星認證（來源：概倫電子 2024 年半年報）。

14. 追蹤指標

• EDA 季度營收與籤核工具佔比分析：關注 Synopsys 和 Cadence 財報中“Digital Design & Signoff”或類似分類的營收增長，以及 ESD Alliance 季度報告中的各類別細分。
• 代工廠技術論壇籤核指南更新：每年臺積電、三星、英特爾釋出的 PDK 更新和推薦工具版本，代表著籤核工具競爭格局的微調，如證實新工具進入 Gold 流程將極大影響市場。
• 先進製程流片與一次性成功率資料：追蹤公開渠道（如 ISSCC、VLSI 會議）揭露的設計案例，通過論壇資訊判斷籤核質量演進。
• 大型晶片設計專案規劃與延期：如 NVIDIA、AMD、Apple等下一代晶片的釋出日期是否延遲，若因籤核問題推遲，將反映工具效率或模型精度瓶頸。
• 雲端籤核採用率：AWS、Azure 等雲端平台上 EDA 例項使用量增長，以及 EDA 供應商雲端營收佔比，能反映彈性算力對籤核的滲透。
• 國產量產籤核工具里程碑：關注華大九天、全芯智造等公司獲得代工廠認證的公告，特別是突破 14nm 以下籤核認證，這將影響市場格局。
• 地緣政策變化：美國 BIS 出口管制更新、歐盟 EDA 支援計劃等，直接影響供應與本地替代投資。

15. 信源

• TSMC “Sign-off Guideline” 系列參考文件（通過對應制程 PDK 獲取，未公開連結）。
• Synopsys 官網 PrimeTime、StarRC、IC Validator 白皮書；Synopsys 2024 年度財報與電話會議記錄。
• Cadence “Tempus Timing Signoff Solution”、“Voltus IC Power Integrity” 資料手冊；Cadence 2024 年年報。
• Siemens EDA “Calibre Design Solutions” 技術概述與官方新聞。
• Ansys “RedHawk‑SC” 產品概述與認證公告；Ansys 2023 年年報。
• ESD Alliance “EDA Revenue Report” 2024 年 Q3 及 Q4 資料。
• Mordor Intelligence “Electronic Design Automation (EDA) Market – Growth, Trends, and Forecasts” 2024 版。
• Semico Research “EDA Market Analysis and Forecast” 2023 相關述評。
• 中國半導體行業協會 EDA 分會公開資料。
• IEEE ISSCC 2025、DAC 2022/2024 會議論文集與演講摘要。
• 美國商務部 BIS 出口管制規則更新檔案（Federal Register 公開）。
• 華大九天、概倫電子等上市公司2023/2024半年度及年度報告。