静态时序分析

3 秒看懂

静态时序分析（Static Timing Analysis，STA）如同对芯片的“数字骨架”做一次无需测试向量、覆盖所有逻辑路径的延迟扫描，直接判断信号能否在一个时钟周期内从起点寄存器稳定到达终点寄存器。它输出一张“时序违规清单”——用松弛（slack）正负说话，负值必须修复——设计团队据此调整网表或版图，确保流片后芯片在标称频率下可靠工作。

3 分钟产业解释

在数字芯片开发中，门级网表生成后，必须回答一个根本问题：从第一个触发器时钟端发射的信号，经过组合逻辑，到达第二个触发器数据输入端，所用时间是否小于一个时钟周期？STA 就是这道题的批量求解器。与依赖测试向量的动态仿真不同，STA 穷举设计中所有时序路径，实施建立时间（setup）和保持时间（hold）最差情形检查，并计算时钟网络延迟、不确定性及多电压/多温度/多工艺角的交叉影响。工艺越先进，延迟变异越大，STA 也必须集成 OCV（片上变异）/AOCV/POCV（参数化片上变异，即 LVF）等统计模型，并覆盖 MMMC（多模多角）场景。
如今，STA 是数字签核（sign‑off）的绝对必选项。Synopsys 的 PrimeTime 长期主导签核市场，Cadence 的 Tempus 则为大型设计提供分布式并行能力，开源 OpenSTA 正推动工具生态民主化。产业关注点已从“跑得更快”转向“算得更准、功耗更省”，STA 已深度嵌入综合、布局布线、时钟树综合及功耗分析等每一个迭代环节。

技术原理

STA 的内核是图论最长路径与最短路径问题。它将电路抽象为有向时序图：节点为引脚（pin），边为时序弧（cell arc 与 net arc），每条边携带上升/下降延迟、输出压摆（slew）、输入电容等属性。

分析四步骤

1. 时序图构建：解析网表和寄生参数文件（SPEF/DSPF），为每个标准单元和每段互连分配延迟。延迟计算可采用 NLDM（非线性延迟模型）或 CCS（复合电流源模型）。
2. 时钟建模：定义时钟源（create_clock）、生成时钟（create_generated_clock）、时钟不确定性（含抖动与偏斜）、时钟传播延迟以及时钟树插入延迟。
3. 约束加载：读入 SDC 文件，设定输入/输出延迟、多周期路径、伪路径（false path）、最大/最小延迟等，决定哪些路径需要检查。
4. 路径遍历与松弛计算：沿时钟网络和逻辑锥计算数据到达时间（data arrival time）和时钟需求时间（clock required time）。对于建立时间检查，松弛 = 需求时间 − 到达时间，负松弛即为违规。保持时间检查则换用最短数据路径，保证数据不会太快消失。

简化 ASCII 示意如下：

CLK ──┬──────────────────────────────► (FF1/CLK)
      │
      └── Launch Clock     T_launch
                              
CLK ──► ... (FF2/CLK) ── Capture Clock   T_capture
                              
FF1/Q ─► 组合逻辑 ──► FF2/D
◄──────── T_data,max ────────►
                              
建立时间约束： 
T_launch + T_clk‑Q,max + T_logic,max + T_setup ≤ T_capture + T_cycle − T_uncertainty

先进分析维度

• 变异感知延迟：早期采用固定 worst‑case 倍率，后来引入 OCV（如时钟路径悲观额外降额 10%）；AOCV 根据路径深度和物理距离动态调整；POCV（LVF）用 µ±kσ 表征每个时序弧的变异，直接基于概率计算松弛。
• 压摆与波形传播：现代引擎会传播非理想波形，处理多输入同时翻转（MIS）带来的延迟变化。耦合电容导致的串扰（crosstalk）延迟增量需通过迭代分析（如 PrimeTime SI）纳入。
• 分析模式：GBA（基于图的）为每个节点取最差输入压摆/负载组合，计算快但偏保守；PBA（基于路径的）沿实际路径使用精确压摆，更准但耗时长。签核通常以 GBA 为主，PBA 用于修复。
• 并行与分布式：对数百个 MMMC 工艺角同时计算，通过多线程、多场景并发和云端集群突破单机内存与时间限制。
• 跨时钟域与异步：STA 无法理解异步握手，工程师必须显式设置伪路径或使用 CDC 检查工具辅助，否则会误报大量虚假违规。

数学本质
整项分析可视为对有向图 G=(V,E) 中所有从启动节点到捕获节点的路径，计算最大/最小路径延迟，并与时钟波形比对。针对每个工艺角，引擎需求解数百万条路径的松弛值，最终输出 WNS（最差负松弛）、TNS（总负松弛）和违规路径列表。

关键参数

• 延迟计算模型：NLDM（二维表查找）与 CCS（电流源模型），后者在纳米工艺中能更准确捕捉非线性的压摆‑负载交互。
• 变异降额参数：固定 OCV 因子（如 ±10%）；AOCV 表格（路径深度 vs 降额值）；POCV/LVF 中每条弧的均值、标准差（sigma）及空间相关性距离参数。
• 时钟不确定性：包含 PLL 抖动、时钟树偏斜、互联噪声余量，通常由设计团队根据工艺和系统参数设定。
• 设计约束：SDC 中设定的输入/输出延迟、多周期路径倍增系数、伪路径定义、最大过渡时间（max transition）、最大电容等，直接决定哪些路径需要检查与通过标准。
• 多输入切换（MIS）：门级多个输入同时反转时，传播延迟可能大于或小于单输入情况，先进工具会传播“最慢 MIS”和“最快 MIS”的延迟值。
• 片上变异（OCV）空间模型：在 LVF 中，通过 distance 参数表达单元间的统计相关性，距离越近的单元变异越相似，影响时钟树的悲观量。
• 分析场景覆盖率：标称工艺角（TT/25℃/Vnom）、多个 PVT 极端角（SS/125℃/Vmin，FF/-40℃/Vmax 等）、功能模式（正常工作、扫描测试、睡眠）等，构成数十至数百个场景，需全部覆盖。

注：以上参数的具体数值由工艺库和设计规范决定，无通用标尺，且公开的签核阈值资料未见。

技术路线对比

说明：因设计规模和工具差异巨大，无法给出绝对运行时间或内存占用数字；以上为基于行业共识的定性对比。

上游

• 标准单元库与工艺文件：晶圆厂（如 TSMC、Samsung、Intel）或第三方 IP 供应商（如 Arm、Synopsys IP）以 Liberty 格式（.lib）提供，包含 NLDM/CCS 延迟表、POCV 变异系数、面积、功耗信息等。先进节点的库特征化需覆盖多电压、多温度和多工艺偏移。
• 寄生参数提取（PEX）工具：如 Synopsys StarRC、Cadence Quantus，从 GDS 版图提取互连的电阻电容，输出 SPEF 或 DSPF 文件，为 STA 提供连线延迟。提取精度直接决定 STA 结果的物理真实性。
• 逻辑综合工具：如 Design Compiler、Genus，将 RTL 转换为门级网表，并产出初始 SDC 约束、扫描链配置等。
• 物理实现工具：如 Innovus、Fusion Compiler，在布局布线阶段生成时钟树、优化线长和缓冲器，并将真实时钟树延迟反标给 STA。
• 测试与 DFT 逻辑：ATPG 时钟需求、扫描使能等会影响 STA 需要覆盖的功能模式和约束。

下游

• 时序修复与优化工具：物理综合和 ECO（工程变更单）工具根据 STA 报告自动调整门尺寸、插入缓冲器、重组时钟树、修复保持违规，形成“分析‑优化‑再分析”闭环。
• 物理验证：在 STA 签核通过后，设计进入 DRC/LVS（设计规则检查/版图原理图比对）物理签核。
• 功耗与电源完整性分析：STA 输出的精确时序窗口用于动态功耗分析（如 PrimePower、Voltus），以及 IR‑drop（电压降）对时序的耦合影响分析。
• ATPG（自动测试向量生成）：测试时钟约束和路径信息由 STA 传递，用于生成测试向量。
• 系统级时序建模：STA 提取的接口时序（如 SDF 文件）可交付给 PCB 或系统级仿真工具。

STA 位于数字实现与签核的枢纽，承上启下，其质量直接决定流片成败。

受益公司

• EDA 工具供应商：Synopsys 和 Cadence 作为两大寡头，STA 签核工具是其数字实现套件的核心“护城河”产品，许可收入贡献显著（两家公司年度财报均将数字签核列为关键业务，但未单独拆分 STA 收入）。
• 先进工艺设计公司：苹果、英伟达、高通、AMD、英特尔、华为海思、联发科等，因高频、大规模芯片对 STA 精度和效率要求极高，直接受益于签核技术进步带来的设计周期缩短与良率提升。
• 晶圆厂与 IP 供应商：TSMC、Samsung 等需提供高质量的 POCV/LVF 库，Arm、SiFive 等 IP 商需确保其硬核宏的时序模型可被主流 STA 工具正确解析，生态繁荣反过来巩固其地位。
• 国产 EDA 厂商：在自主化驱动下，华大九天、芯华章、合见工软、国微集团等布局数字签核时序分析，政策与资本扶持使其有机会切入部分细分市场，但截至 2025 年 5 月，具体签核级产品的公开客户和订单细节未见。
• 开源生态参与者：Google、Efabless 等推动 OpenROAD/OpenLane 流程，OpenSTA 作为独立时序引擎降低中小团队和高校进入门槛，有利于创新。

市场规模

据 ESD Alliance 统计，2023 年全球 EDA 行业总收入约为 145.1 亿美元（口径：包含 CAE、PCB/MCM、半导体 IP 及服务等所有类别）。数字签核工具（含 STA、物理验证、参数提取等）是其中重要组成部分，但 ESD Alliance 并未公布 STA 单独的细分市场规模。
第三方调研（如集微咨询、MIR 睿工业）对全球时序分析工具市场估测在数亿至十亿美元级别，与先进工艺节点流片数量强相关。随着 5G、AI 训练/推理芯片向 3nm/2nm 演进，以及多芯片 3D‑IC 对跨 die 时序分析的新需求，预测 STA 市场将维持中高个位数年增长（公开研究报告摘要常见 7%~10% CAGR 的估计，但各机构口径不一，需查阅具体报告确认）。
中国本土需求方面，受国产替代政策推动，国产 EDA 时序分析工具的潜在市场空间被寄予厚望，但当下实际销售收入仍集中在头部国际厂商，国内公司份额尚微（公开财务数据未见具体披露）。

玩家对比

注：市场份额数字因各公司未单独披露 STA 许可收入，无法给出精确占比，以上为基于公开产品信息的定性对比。

风险

• 技术迭代风险：先进工艺的变异复杂性（如 GAA 结构体效应、量子隧穿）可能导致现有 POCV 模型的预测精度不足，若签核标准跟不上物理实际，良率风险将由设计团队承担。
• 过度保守或激进：悲观导致浪费面积与功耗，过度乐观可能造成流片后时序故障；在工艺角数量爆炸的当下，如何平衡覆盖率与运行时间仍是工程难题。
• 供应链与地缘政治：EDA 出口管制导致国内先进工艺设计可能无法获得最新版签核工具及工艺库，被迫使用旧版本或更换流程，影响设计竞争力。
• 开源替代的渐进威胁：OpenSTA 等开源项目持续提升功能，若未来能获得类似 Linux 的广泛贡献，或许会拉低低中端市场利润率，但签核门槛极高，短期内难以撼动格局。
• 半导体周期波动：全球半导体景气度下行时，设计项目缩减，EDA 工具许可购买和续费意愿降低，影响厂商收入。
• 人才稀缺：熟悉 STA 高级约束、变异建模和跨域分析的工程师培养周期长，人才供给瓶颈可能拖慢整个产业迭代。

注：风险分析基于行业通用认知，非针对特定公司股价或投资操作。

误读纠偏

• 误读 1：“STA 是万能的，能检查一切时序问题。”
  纠偏：STA 核心分析同步路径的建立/保持，以及恢复/移除等异步复位检查。但跨时钟域路径（CDC）、动态频率切换、门控使能时序等仍需专门验证工具或额外约束。若 SDC 中遗漏伪路径或多周期路径声明，STA 会产生大量伪报违规或漏报真实问题。
• 误读 2：“越保守越好，加足够大的时钟不确定性或降额因子，良率就能万无一失。”
  纠偏：过度悲观会制造海量虚假违规，迫使设计插入不必要的缓冲器、加大驱动，导致面积、功耗和设计周期失控。先进 POCV 的目标正是用概率分布替代一刀切悲观，在目标良率（如 3σ~5σ）下实现“恰好满足”，从而优化 PPA。悲观不等于安全，反而可能恶化其他时序路径或增加 IR‑drop。
• 误读 3：“STA 与动态仿真互相替代。”
  纠偏：两者是互补而非替代。STA 保证覆盖所有同步路径，但无法验证功能正确性或模拟真实工作流；动态仿真适合验证功能、异步握手和少数关键路径的精确波形，但无法穷举。签核流程中二者缺一不可。
• 误读 4：“开源 STA 工具已可替代商业工具流片。”
  纠偏：OpenSTA 确实已有成功流片案例，但主要集中在成熟工艺节点（如 SkyWater 130nm、GF 180nm），且设计团队需自行承担约束精度和变异建模风险。在先进 FinFET/GAA 节点，由于缺乏经晶圆厂校准的 POCV 库和完整 MMMC 流程，尚不能替代 PrimeTime 或 Tempus 进行签核。

最新事件

• AI 融入时序分析：2024 年内，多家 EDA 厂商公开表示正在将机器学习用于时序热点预测、约束调优和时钟树综合指导。Synopsys 在其数字平台中推出 AI 驱动的设计空间优化，能减少迭代次数；Cadence 展示了用强化学习辅助时序修复的成果。截至 2025 年 5 月，尚无独立第三方基准报告显示 AI 时序流程的大规模投产效果，但方向明确。
• 先进节点签核就绪：TSMC 与 Samsung 的 3nm/2nm 工艺设计套件中均包含 POCV/LVF 模型和特殊变异规则，Synopsys 与 Cadence 均宣称已支持这些节点签核，且通过代工厂认证。
• 开源生态里程碑：OpenROAD 项目在 2024 年发布了支持更多工艺角并发分析的新版本，并整合了改进的 OpenSTA，吸引了更多高校和初创加入贡献。Google 与 SkyWater 持续合作推出开源 PDK。
• 国产 EDA 进展：根据公开报道，华大九天 2024 年发布了全新数字仿真与时序分析工具版本，但针对先进节点签核的实证案例未见详细披露。其他国产 EDA 公司在时序方面仍以点工具为主。
• 地缘政治影响：美国于 2024‑2025 年进一步收紧对中国获取先进 EDA 软件和技术的限制，迫使国内设计公司加速适配国产流程，但时序签核环节的国产替代进展相对缓慢。

跟踪指标

工程师和产业观察者可关注以下指标以把握 STA 技术和市场动态：

• WNS / TNS：设计团队最终签核报告中必须为 0 或正值（WNS ≥ 0，TNS = 0），其趋势反映工艺库、约束和优化能力的变化。
• 端点覆盖率：理论上应达 100%，任何未覆盖的端点都是潜在风险点。
• 时钟不确定性余量：设计设定值，随工艺和频率变化。
• STA 运行时间与内存：对给定规模设计，不同工具和版本的分析效率，可按代工厂参考流程比较。
• EDA 厂商季度收入与签核许可占比：虽不单独披露，可通过 Synopsys 和 Cadence 财报中“数字设计”或“签核”类别收入增长率间接判断。
• 先进工艺节点流片数量：可由代工厂季度财报、设计公司公告跟踪，反映 STA 工具总需求。
• OpenSTA GitHub 活跃度：Star 数、提交频率、贡献者数量，反映开源社区健康程度。
• 标准与技术文章：Si2 的 Liberty/LVF 标准更新、IEEE 相关论文发表数量，可反映技术前沿。
• 国内替代产品上市与客户验证：华大九天等公司是否公布签核级客户案例及节点覆盖情况。

信源

• 书籍：J. Bhasker, R. Chadha，《Static Timing Analysis for Nanometer Designs: A Practical Approach》；Agarwal 等，《统计时序分析》相关章节。
• 标准与规范：Si2 Liberty NCX 格式、Liberty Variation Format (LVF)；IEEE 1801‑UPF（描述功耗意图与 STA 交互）；SDC 约束标准。
• 业界工具文档：Synopsys PrimeTime User Guide、Cadence Tempus User Guide（公开培训材料）；OpenSTA 官方文档（https://github.com/The-OpenROAD-Project/OpenSTA）。
• 市场报告：ESD Alliance 季度市场统计（https://esd-alliance.org）；集微咨询、MIR 睿工业等机构发布的中国 EDA 市场报告（部分需付费获取）。
• 学术与工程师社区：Design Automation Conference (DAC) 论文集，IEEE Transactions on CAD；DeepChip 等论坛的工程师实战经验。
• 代工厂文档：TSMC、Samsung 等为 EDA 签核工具提供的认证参考流程和变异建模指南（受限访问）。
• 开源项目：OpenROAD（https://theopenroadproject.org）；OpenLane 流程。

（注：所有市场数字均标注了来源与年份。对于未获独立验证或无法公开检索的细分数据，已明确说明“公开资料未见”。）