靜態時序分析
3 秒看懂
靜態時序分析（Static Timing Analysis，STA）如同對晶片的“數字骨架”做一次無需測試向量、覆蓋所有邏輯路徑的延遲掃描，直接判斷訊號能否在一個時鐘週期內從起點暫存器穩定到達終點暫存器。它輸出一張“時序違規清單”——用鬆弛（slack）正負說話，負值必須修復——設計團隊據此調整網表或版圖，確保流片後晶片在標稱頻率下可靠工作。
3 分鐘產業解釋
在數字晶片開發中，門級網表生成後，必須回答一個根本問題：從第一個觸發器時鐘端發射的訊號，經過組合邏輯，到達第二個觸發器資料輸入端，所用時間是否小於一個時鐘週期？STA 就是這道題的批次求解器。與依賴測試向量的動態模擬不同，STA 窮舉設計中所有時序路徑，實施建立時間（setup）和保持時間（hold）最差情形檢查，並計算時鐘網路延遲、不確定性及多電壓/多溫度/多工藝角的交叉影響。工藝越先進，延遲變異越大，STA 也必須整合 OCV（片上變異）/AOCV/POCV（引數化片上變異，即 LVF）等統計模型，並覆蓋 MMMC（多模多角）場景。
如今，STA 是數字籤核（sign‑off）的絕對必選項。Synopsys 的 PrimeTime 長期主導籤核市場，Cadence 的 Tempus 則為大型設計提供分散式並行能力，開源 OpenSTA 正推動工具生態民主化。產業關注點已從“跑得更快”轉向“算得更準、功耗更省”，STA 已深度嵌入綜合、版面配置佈線、時鐘樹綜合及功耗分析等每一個迭代環節。
技術原理
STA 的核心是圖論最長路徑與最短路徑問題。它將電路抽象為有向時序圖：節點為引腳（pin），邊為時序弧（cell arc 與 net arc），每條邊攜帶上升/下降延遲、輸出壓擺（slew）、輸入電容等屬性。
分析四步驟
- 時序圖建置：解析網表和寄生引數檔案（SPEF/DSPF），為每個標準單元和每段互連分配延遲。延遲計算可採用 NLDM（非線性延遲模型）或 CCS（複合電流源模型）。
- 時鐘建模：定義時鐘源（create_clock）、生成時鐘（create_generated_clock）、時鐘不確定性（含抖動與偏斜）、時鐘傳播延遲以及時鐘樹插入延遲。
- 約束載入：讀入 SDC 檔案，設定輸入/輸出延遲、多週期路徑、偽路徑（false path）、最大/最小延遲等，決定哪些路徑需要檢查。
- 路徑遍歷與鬆弛計算：沿時鐘網路和邏輯錐計算資料到達時間（data arrival time）和時鐘需求時間（clock required time）。對於建立時間檢查，鬆弛 = 需求時間 − 到達時間，負鬆弛即為違規。保持時間檢查則換用最短資料路徑，保證資料不會太快消失。
簡化 ASCII 示意如下：
CLK ──┬──────────────────────────────► (FF1/CLK)
│
└── Launch Clock T_launch
CLK ──► ... (FF2/CLK) ── Capture Clock T_capture
FF1/Q ─► 組合邏輯 ──► FF2/D
◄──────── T_data,max ────────►
建立時間約束：
T_launch + T_clk‑Q,max + T_logic,max + T_setup ≤ T_capture + T_cycle − T_uncertainty先進分析維度
- 變異感知延遲：早期採用固定 worst‑case 倍率，後來引入 OCV（如時鐘路徑悲觀額外降額 10%）；AOCV 根據路徑深度和物理距離動態調整；POCV（LVF）用 µ±kσ 表徵每個時序弧的變異，直接基於機率計算鬆弛。
- 壓擺與波形傳播：現代引擎會傳播非理想波形，處理多輸入同時翻轉（MIS）帶來的延遲變化。耦合電容導致的串擾（crosstalk）延遲增量需通過迭代分析（如 PrimeTime SI）納入。
- 分析模式：GBA（基於圖的）為每個節點取最差輸入壓擺/負載組合，計算快但偏保守；PBA（基於路徑的）沿實際路徑使用精確壓擺，更準但耗時長。籤核通常以 GBA 為主，PBA 用於修復。
- 並行與分散式：對數百個 MMMC 工藝角同時計算，通過多執行緒、多場景併發和雲端端叢集突破單機記憶體與時間限制。
- 跨時鐘域與非同步：STA 無法理解非同步握手，工程師必須顯式設定偽路徑或使用 CDC 檢查工具輔助，否則會誤報大量虛假違規。
數學本質
整項分析可視為對有向圖 G=(V,E) 中所有從啟動節點到捕獲節點的路徑，計算最大/最小路徑延遲，並與時鐘波形比對。針對每個工藝角，引擎需求解數百萬條路徑的鬆弛值，最終輸出 WNS（最差負鬆弛）、TNS（總負鬆弛）和違規路徑列表。
關鍵引數
- 延遲計算模型：NLDM（二維表查詢）與 CCS（電流源模型），後者在奈米工藝中能更準確捕捉非線性的壓擺‑負載互動。
- 變異降額引數：固定 OCV 因子（如 ±10%）；AOCV 表格（路徑深度 vs 降額值）；POCV/LVF 中每條弧的均值、標準差（sigma）及空間相關性距離引數。
- 時鐘不確定性：包含 PLL 抖動、時鐘樹偏斜、互聯噪聲餘量，通常由設計團隊根據工藝和系統引數設定。
- 設計約束：SDC 中設定的輸入/輸出延遲、多週期路徑倍增係數、偽路徑定義、最大過渡時間（max transition）、最大電容等，直接決定哪些路徑需要檢查與通過標準。
- 多輸入切換（MIS）：門級多個輸入同時反轉時，傳播延遲可能大於或小於單輸入情況，先進工具會傳播“最慢 MIS”和“最快 MIS”的延遲值。
- 片上變異（OCV）空間模型：在 LVF 中，通過
distance參數列達單元間的統計相關性，距離越近的單元變異越相似，影響時鐘樹的悲觀量。 - 分析場景覆蓋率：標稱工藝角（TT/25℃/Vnom）、多個 PVT 極端角（SS/125℃/Vmin，FF/-40℃/Vmax 等）、功能模式（正常工作、掃描測試、睡眠）等，構成數十至數百個場景，需全部覆蓋。
注：以上引數的具體數值由工藝庫和設計規範決定，無通用標尺，且公開的籤核閾值資料未見。
技術路線對比
| 對比維度 | 靜態時序分析 (STA) | 動態時序模擬 (DTA) | 統計時序分析 (SSTA) |
|---|---|---|---|
| 分析方式 | 窮舉路徑，無激勵向量 | 基於測試向量模擬 | 機率分佈傳播，輸出良率 |
| 完備性 | 完全（前提約束正確） | 依賴向量覆蓋率 | 理論上完備，依賴分佈假設準確性 |
| 速度 | 快，可處理千萬門級 | 慢，大規模設計難以全覆蓋 | 慢於 STA，但快於門級動態模擬 |
| 精度 | 基於最差情形，保守（POCV 可逼近真實） | 取決於激勵，可區域性精確 | 統計逼近，需準確分佈的輸入模型 |
| 工藝角處理 | 多角獨立分析，MMMC 併發 | 需多輪模擬，耗時長 | 一次性輸出統計分佈，包含良率曲線 |
| 主流應用 | Sign‑off 絕對主力 | 驗證少數關鍵路徑、非同步設計 | 學術研究與特定良率最佳化場景 |
| 非同步/跨時鐘域 | 不支援（需手動偽路徑或 CDC） | 支援 | 理論上受限 |
| 工具生態 | 非常成熟，與實現/提取/功耗深度耦合 | 模擬器自帶，介面豐富 | 工具鏈不完整，尚未大規模籤核部署 |
| 商用工具 | PrimeTime, Tempus | VCS, Xcelium, ModelSim 等 | 少量原型，主流 EDA 尚未推出獨立產品 |
說明：因設計規模和工具差異巨大，無法給出絕對執行時間或記憶體佔用數字；以上為基於行業共識的定性對比。
上游
- 標準單元庫與工藝檔案：晶圓廠（如 TSMC、Samsung、Intel）或第三方 IP 供應商（如 Arm、Synopsys IP）以 Liberty 格式（.lib）提供，包含 NLDM/CCS 延遲表、POCV 變異係數、面積、功耗資訊等。先進節點的庫特徵化需覆蓋多電壓、多溫度和多工藝偏移。
- 寄生引數提取（PEX）工具：如 Synopsys StarRC、Cadence Quantus，從 GDS 版圖提取互連的電阻電容，輸出 SPEF 或 DSPF 檔案，為 STA 提供連線延遲。提取精度直接決定 STA 結果的物理真實性。
- 邏輯綜合工具：如 Design Compiler、Genus，將 RTL 轉換為門級網表，併產出初始 SDC 約束、掃描鏈配置等。
- 物理實現工具：如 Innovus、Fusion Compiler，在版面配置佈線階段生成時鐘樹、最佳化線長和緩衝器，並將真即時鍾樹延遲反標給 STA。
- 測試與 DFT 邏輯：ATPG 時鐘需求、掃描使能等會影響 STA 需要覆蓋的功能模式和約束。
下游
- 時序修復與最佳化工具：物理綜合和 ECO（工程變更單）工具根據 STA 報告自動調整門尺寸、插入緩衝器、重組時鐘樹、修復保持違規，形成“分析‑最佳化‑再分析”閉環。
- 物理驗證：在 STA 籤核通過後，設計進入 DRC/LVS（設計規則檢查/版圖原理圖比對）物理籤核。
- 功耗與電源完整性分析：STA 輸出的精確時序視窗用於動態功耗分析（如 PrimePower、Voltus），以及 IR‑drop（電壓降）對時序的耦合影響分析。
- ATPG（自動測試向量生成）：測試時鐘約束和路徑資訊由 STA 傳遞，用於生成測試向量。
- 系統級時序建模：STA 提取的介面時序（如 SDF 檔案）可交付給 PCB 或系統級模擬工具。
STA 位於數字實現與籤核的樞紐，承上啟下，其質量直接決定流片成敗。
受益公司
- EDA 工具供應商：Synopsys 和 Cadence 作為兩大寡頭，STA 籤核工具是其數字實現套件的核心“護城河”產品，許可營收貢獻顯著（兩家公司年度財報均將數字籤核列為關鍵業務，但未單獨拆分 STA 營收）。
- 先進工藝設計公司：Apple、輝達、高通、AMD、英特爾、華為海思、聯發科等，因高頻、大規模晶片對 STA 精度和效率要求極高，直接受益於籤核技術進步帶來的設計週期縮短與良率提升。
- 晶圓廠與 IP 供應商：TSMC、Samsung 等需提供高質量的 POCV/LVF 庫，Arm、SiFive 等 IP 商需確保其硬核宏的時序模型可被主流 STA 工具正確解析，生態繁榮反過來鞏固其地位。
- 國產 EDA 廠商：在自主化驅動下，華大九天、芯華章、合見工軟、國微集團等版面配置數字籤核時序分析，政策與資本扶持使其有機會切入部分細分市場，但截至 2025 年 5 月，具體籤核級產品的公開客戶和訂單細節未見。
- 開源生態參與者：Google、Efabless 等推動 OpenROAD/OpenLane 流程，OpenSTA 作為獨立時序引擎降低中小團隊和高校進入門檻，有利於創新。
市場規模
據 ESD Alliance 統計，2023 年全球 EDA 行業總營收約為 145.1 億美元（口徑：包含 CAE、PCB/MCM、半導體 IP 及服務等所有類別）。數字籤核工具（含 STA、物理驗證、引數提取等）是其中重要組成部分，但 ESD Alliance 並未公佈 STA 單獨的細分市場規模。
第三方調研（如集微諮詢、MIR 睿工業）對全球時序分析工具市場估測在數億至十億美元級別，與先進工藝節點流片數量強相關。隨著 5G、AI 訓練/推論晶片向 3nm/2nm 演進，以及多晶片 3D‑IC 對跨 die 時序分析的新需求，預測 STA 市場將維持中高個位數年增長（公開研究報告摘要常見 7%~10% CAGR 的估計，但各機構口徑不一，需查閱具體報告確認）。
中國本土需求方面，受國產替代政策推動，國產 EDA 時序分析工具的潛在市場空間被寄予厚望，但當下實際銷售營收仍集中在頭部國際廠商，國內公司份額尚微（公開財務資料未見具體揭露）。
玩家對比
| 玩家 | 產品 | 核心優勢 | 當前侷限/趨勢 |
|---|---|---|---|
| Synopsys | PrimeTime / PrimeTime SI / PrimeTime ADV | 業界金標準，籤核生態最完整，與 StarRC、Fusion Compiler 無縫耦合；POCV/LVF 支援成熟；多場景分析吞吐量領先。 | 價格昂貴，許可證模式沉重；開源替代尚未形成實質威脅。 |
| Cadence | Tempus Timing Signoff / Tempus PI | 大規模分散式並行效能突出；與 Innovus、Quantus、Voltus 協同一體化；先進節點變異與 IR‑drop 耦合分析強。 | 在部分代工廠參考流程中份額不及 PrimeTime，但差距縮小。 |
| 開源社群 | OpenSTA（集成於 OpenROAD/OpenLane） | 免費、開放、可定製，適合學術和初創；已被用於真實 130nm/90nm 流片。 | 缺乏先進節點庫支援，變異模型精度和 MMMC 自動化尚不足；無商業支援，籤核風險自負。 |
| 華大九天 | 部分數字時序分析功能（未單獨命名籤核產品） | 國產自主，政策扶持；具備基本數字模擬與時序分析能力。 | 公開資訊未見可與 PrimeTime/Tempus 在 7nm 以下節點直接競爭的籤核級產品；生態和客戶信任需長期建置。 |
| 其他 | Ansys（原 Apache）PathFX 等 | 專長於電源感知時序及多物理場耦合；可與 STA 流程配合。 | 非獨立籤核 STA，更多作為補充分析。 |
注：市場份額數字因各公司未單獨揭露 STA 許可營收，無法給出精確佔比，以上為基於公開產品資訊的定性對比。
風險
- 技術迭代風險：先進工藝的變異複雜性（如 GAA 結構體效應、量子隧穿）可能導致現有 POCV 模型的預測精度不足，若籤核標準跟不上物理實際，良率風險將由設計團隊承擔。
- 過度保守或激進：悲觀導致浪費面積與功耗，過度樂觀可能造成流片後時序故障；在工藝角數量爆炸的當下，如何平衡覆蓋率與執行時間仍是工程難題。
- 供應鏈與地緣政治：EDA 出口管制導致國內先進工藝設計可能無法獲得最新版籤核工具及工藝庫，被迫使用舊版本或更換流程，影響設計競爭力。
- 開源替代的漸進威脅：OpenSTA 等開源專案持續提升功能，若未來能獲得類似 Linux 的廣泛貢獻，或許會拉低低中端市場獲利率，但籤核門檻極高，短期內難以撼動格局。
- 半導體週期波動：全球半導體景氣度下行時，設計專案縮減，EDA 工具許可購買和續費意願降低，影響廠商營收。
- 人才稀缺：熟悉 STA 高階約束、變異建模和跨域分析的工程師培養週期長，人才供給瓶頸可能拖慢整個產業迭代。
注：風險分析基於行業通用認知，非針對特定公司股價或投資操作。
誤讀糾偏
- 誤讀 1：“STA 是萬能的，能檢查一切時序問題。”
糾偏：STA 核心分析同步路徑的建立/保持，以及恢復/移除等非同步復位檢查。但跨時鐘域路徑（CDC）、動態頻率切換、門控使能時序等仍需專門驗證工具或額外約束。若 SDC 中遺漏偽路徑或多週期路徑宣告，STA 會產生大量偽報違規或漏報真實問題。 - 誤讀 2：“越保守越好，加足夠大的時鐘不確定性或降額因子，良率就能萬無一失。”
糾偏：過度悲觀會製造海量虛假違規，迫使設計插入不必要的緩衝器、加大驅動，導致面積、功耗和設計週期失控。先進 POCV 的目標正是用機率分佈替代一刀切悲觀，在目標良率（如 3σ~5σ）下實現“恰好滿足”，從而最佳化 PPA。悲觀不等於安全，反而可能惡化其他時序路徑或增加 IR‑drop。 - 誤讀 3：“STA 與動態模擬互相替代。”
糾偏：兩者是互補而非替代。STA 保證覆蓋所有同步路徑，但無法驗證功能正確性或模擬真實工作流；動態模擬適合驗證功能、非同步握手和少數關鍵路徑的精確波形，但無法窮舉。籤核流程中二者缺一不可。 - 誤讀 4：“開源 STA 工具已可替代商業工具流片。”
糾偏：OpenSTA 確實已有成功流片案例，但主要集中在成熟工藝節點（如 SkyWater 130nm、GF 180nm），且設計團隊需自行承擔約束精度和變異建模風險。在先進 FinFET/GAA 節點，由於缺乏經晶圓廠校準的 POCV 庫和完整 MMMC 流程，尚不能替代 PrimeTime 或 Tempus 進行籤核。
最新事件
- AI 融入時序分析：2024 年內，多家 EDA 廠商公開表示正在將機器學習用於時序熱點預測、約束調優和時鐘樹綜合指導。Synopsys 在其數字平台中推出 AI 驅動的設計空間最佳化，能減少迭代次數；Cadence 展示了用強化學習輔助時序修復的成果。截至 2025 年 5 月，尚無獨立第三方基準報告顯示 AI 時序流程的大規模投產效果，但方向明確。
- 先進節點籤核就緒：TSMC 與 Samsung 的 3nm/2nm 工藝設計套件中均包含 POCV/LVF 模型和特殊變異規則，Synopsys 與 Cadence 均宣稱已支援這些節點籤核，且通過代工廠認證。
- 開源生態里程碑：OpenROAD 專案在 2024 年釋出了支援更多工藝角併發分析的新版本，並整合了改進的 OpenSTA，吸引了更多高校和初創加入貢獻。Google 與 SkyWater 持續合作推出開源 PDK。
- 國產 EDA 進展：根據公開報道，華大九天 2024 年釋出了全新數字模擬與時序分析工具版本，但針對先進節點籤核的實證案例未見詳細揭露。其他國產 EDA 公司在時序方面仍以點工具為主。
- 地緣政治影響：美國於 2024‑2025 年進一步收緊對中國獲取先進 EDA 軟體和技術的限制，迫使國內設計公司加速適配國產流程，但時序籤核環節的國產替代進展相對緩慢。
追蹤指標
工程師和產業觀察者可關注以下指標以把握 STA 技術和市場動態：
- WNS / TNS：設計團隊最終籤核報告中必須為 0 或正值（WNS ≥ 0，TNS = 0），其趨勢反映工藝庫、約束和最佳化能力的變化。
- 端點覆蓋率：理論上應達 100%，任何未覆蓋的端點都是潛在風險點。
- 時鐘不確定性餘量：設計設定值，隨工藝和頻率變化。
- STA 執行時間與記憶體：對給定規模設計，不同工具和版本的分析效率，可按代工廠參考流程比較。
- EDA 廠商季度營收與籤核許可佔比：雖不單獨揭露，可通過 Synopsys 和 Cadence 財報中“數字設計”或“籤核”類別營收增長率間接判斷。
- 先進工藝節點流片數量：可由代工廠季度財報、設計公司公告追蹤，反映 STA 工具總需求。
- OpenSTA GitHub 活躍度：Star 數、提交頻率、貢獻者數量，反映開源社群健康程度。
- 標準與技術文章：Si2 的 Liberty/LVF 標準更新、IEEE 相關論文發表數量，可反映技術前沿。
- 國內替代產品上市與客戶驗證：華大九天等公司是否公佈籤核級客戶案例及節點覆蓋情況。
信源
- 書籍：J. Bhasker, R. Chadha，《Static Timing Analysis for Nanometer Designs: A Practical Approach》；Agarwal 等，《統計時序分析》相關章節。
- 標準與規範：Si2 Liberty NCX 格式、Liberty Variation Format (LVF)；IEEE 1801‑UPF（描述功耗意圖與 STA 互動）；SDC 約束標準。
- 業界工具文件：Synopsys PrimeTime User Guide、Cadence Tempus User Guide（公開培訓材料）；OpenSTA 官方文件（https://github.com/The-OpenROAD-Project/OpenSTA）。
- 市場報告：ESD Alliance 季度市場統計（https://esd-alliance.org）；集微諮詢、MIR 睿工業等機構釋出的中國 EDA 市場報告（部分需付費獲取）。
- 學術與工程師社群：Design Automation Conference (DAC) 論文集，IEEE Transactions on CAD；DeepChip 等論壇的工程師實戰經驗。
- 代工廠文件：TSMC、Samsung 等為 EDA 籤核工具提供的認證參考流程和變異建模指南（受限訪問）。
- 開源專案：OpenROAD（https://theopenroadproject.org）；OpenLane 流程。
（注：所有市場數字均標註了來源與年份。對於未獲獨立驗證或無法公開檢索的細分資料，已明確說明“公開資料未見”。）