Static Random Access Memory

1 3 秒看懂

SRAM（静态随机存取存储器） 是一种无需周期性刷新即可维持数据的易失性存储器。其访问延迟可低至亚纳秒级，是 CPU、GPU 及 AI 专用芯片中缓存（L1/L2/L3）和寄存器堆的基石。与大众熟知的内存（DRAM）和闪存（NAND）不同，SRAM 以极致速度为唯一目标，是决定算力释放效率的核心物理组件。

2 3 分钟产业解释

2.1 核心定位：缓存之王

SRAM 不直接参与海量数据的长周期存储，但它是处理器与内存之间必不可少的“极速中转站”。可将算力单元视为高速运转的生产线，DRAM 是城郊的大型原料仓库，供料周期（延迟）长（约 50ns）；SRAM 则是产线旁的工位物料架，触手可得（约 1-2ns）。其核心价值在于用昂贵、低密度的晶体管换取时间，弥合算力与带宽的剪刀差。

2.2 AI 场景中的关键节点

在 AI 大模型和边缘智能双线演进下，SRAM 的角色发生质的跃迁，从纯缓存介质变为“算力倍增器”。

• 训练侧：计算密度决胜。GPU/NPU 为单次访存重复执行数百次运算，依赖片上 SRAM 暂存权重和中间层结果。SRAM 容量直接决定一次能装入的数据块大小，进而影响“算术强度”（每字节数据支持的运算次数），是逼近理论峰值算力的关键。NVIDIA H100 单芯片集成的片上 SRAM 总容量约 50-60MB。（数据来源：NVIDIA 2022 年 Hot Chips 会议披露）
• 推理侧：功耗效率为王。在边缘和终端设备执行 AI 推理时，对片外 DRAM 每一次访问都产生数倍于片内访问的功耗。提升 SRAM 命中率，将模型权重常驻在片上，是实现毫瓦级功耗长续航推理的关键。
• 架构革命：存内计算 (CIM) 的首选载体。传统芯片需将数据从 SRAM 搬运至 MAC（乘加器）单元运算，而基于 SRAM 的 CIM（SRAM-CIM）结构改进了存储单元外围电路，利用位线在模拟域直接完成乘加 MAC 运算。据 2019 年起 ISSCC/VLSI 等会议密集发表的论文统计，SRAM-CIM 在 7-28nm 工艺下的能效可达传统数字计算架构的数倍至数十倍量级。其已从边缘降噪等轻量任务，迈向大模型推理加速探索。

2.3 产业链卡位

以 chain-chip-core 视角，SRAM 贯穿设计到封测全部环节，形成价值闭环：

graph LR
subgraph 上游: 设计与工具
    A[SRAM IP/EDA 编译器
(Synopsys/ARM/Cadence)]
end
subgraph 中游: 制造与封装
    B[晶圆代工 (TSMC/Samsung/SMIC)] --> C[封装测试 (日月光/长电)]
end
subgraph 下游: 芯片与系统集成
    D[AI芯片/SoC设计企业
(NVIDIA/寒武纪)] --> E[服务器/汽车/终端制造商]
end
A -- IP授权 --> D
A -- 工艺协同开发 --> B
B -- 晶圆 --> C
C -- 成品芯片 --> D

3 技术原理

3.1 基本存储单元：6T SRAM Cell

SRAM 的 1 bit 信息由 6 个晶体管组成的双稳态锁存器门电路存储。

• 核心结构：两个由 2 PMOS 和 2 NMOS 交叉耦合构成的反相器构成锁存回路，这是一个双向正反馈环路，只要不掉电，就能持续保持“0”或“1”状态，无需刷新。另有 2 个 NMOS 作为通过门晶体管，受字线和位线控制读写权限。
• 工作原理：
  • 保持状态：字线 (WL) 为低电平，两个通过门关闭，锁存回路与外部隔断，稳定维持当前存储值。
  • 读操作：位线 (BL/BLB) 被预充电到高电平后，字线打开。锁存器中存储“0”的一端，会通过打开的 NMOS 将对应 BL 线轻微拉低。灵敏放大器 (Sense Amplifier) 检测出 BL 与 BLB 间的微小电压差并发大输出，即读出数据。
  • 写操作：将强电平驱动力对应的互补值强行施加到 BL/BLB 上，再打开字线，外部强信号强制翻转锁存器的状态，写入新值。
• 6T 的关键拮抗：读稳定性和写能力对晶体管尺寸提出相反的要求。NMOS 下拉能力必须强过 PMOS 才能保证读取不翻转，而外部驱动又必须强过 PMOS 才能写入。这个过程被称为“读写争”，是所有 SRAM 微缩设计中需要极端权衡的物理底层设计。

3.2 先进节点的物理极限与对策

SRAM 的微缩没有享受到与逻辑门同样的红利，这被称为“SRAM 缩放墙”。

• 随机涨落效应加剧：从 28nm 进入 16nm FinFET 及以下的 5nm、3nm 后，掺杂原子的涨落分布和线边粗糙度导致各晶体管阈值电压存在显著的随机离散差异。其直接影响是 6T 单元的失配和噪声容限恶化，导致最差工作电压 (Vmin) 难以压低，良率爬坡更困难。
• 面积缩放失速：逻辑门的面积从 7nm 到 5nm 可缩小约 0.5-0.6 倍，但高密度 SRAM bit cell 的面积缩小倍数仅为 0.7-0.8 倍。内存块在芯片面积的占比从过往的 40% 向 60% 攀升，每比特成本缩减极为有限。TSMC 在 2022 VLSI 研讨会上披露，其 5nm 节点高密度 SRAM 单元尺寸已突破 0.03 µm² 以下，密度约 31.8 Mb/mm²。（来源：公开论文）
• 对策路线：
  • 单元变体设计：放弃简单的 6T 标准单元，在速度和密度间取舍。高性能库 (HP) 使用更大尺寸保证速度，高密度库 (HD) 极力压缩面积，低漏电库 (LL) 针对待机优化。
  • 辅助电路：读写辅助电路通过动态调整字线电压、位线欠驱动、负位线写入等方式补偿 6T 单元稳定性不足，用外部开销换取核心微缩可行性。
  • 8T/10T 单元：额外增加串接的读取通过门或读出缓冲器，实现读写端口物理隔离。虽面积较 6T 加大 20-40%，但消除了读干扰，尤其适用于 AI 芯片中需要频繁并发访问的寄存器堆和阵列。

3.3 SRAM 存内计算架构机理

SRAM-CIM 将算力嵌入存储阵列本身，核心是打破“存”“算”间数据搬运的功耗瓶颈。其宏观运算原理为：

• 模拟域向量乘法：将输入激活值 (Activation) 转化为字线脉冲幅度或宽度（代表模拟电压值），将权重值存储在 6T 单元中。当字线全开或按编码开启，权重决定由 BL 线释放的电荷总量，不同行释放的电荷会累加在位线上。位线上的总电荷/电压包即是多个乘积的模拟累加结果。
• 多比特扩展：单比特存储是基础，实际运算中通过将多位激活值串行输入，或多位列并联放置不同比特权重，再在位线或跨位线上进行移位加总，等效实现 4b/8b 整数 MAC 运算。
• 存内计算专有的挑战：读出精密度由存储单元本身的不匹配、位线寄生电容大小、ADC 量化精度共同决定，是一个多噪声源模拟域难题。同时，多行并行开启电短路通路形成大瞬态电流，对阵列电源完整性提出挑战。当前精度可行性多见于 6-8 比特可满足的推理场景。

4 关键参数

5 技术路线

5.1 工艺节点推进路线

当前 SRAM 的技术演进是跟随逻辑代工微缩而被动进步。主路径由台积电和三星定义：

• TSMC 路线：N7 (7nm) 到 N5 (5nm) 再到 N3 (3nm)，每代追求 1.1-1.2 倍的逻辑面积缩放，而 SRAM 面积缩放倍率远逊于此。N3 节点的 SRAM 高密度单元仍在改进鳍结构以减少漏电和提升稳定性。
• Samsung 路线：自 3nm GAA （全环绕栅极）起全面转换，其纳米片结构实现了更好的栅极沟道控制力，理论上对缩小 SRAM 阈值电压散差更有利，有助于压低 Vmin。公开量产产品及实际表现尚待观察。
• SMIC 及非美系路线：中芯国际 14nm FinFET 的嵌入式 SRAM 可成熟量产（2020 年量产口径），其 N+1/N+2 风险量产涉及 7nm 等效工艺，但由于设备与 IP 受限，SRAM 微缩速度和良率成本成为悬而未决的瓶颈。

5.2 架构替代路线

摩尔定律减速带来的缩放难题，催生了试图部分绕开 SRAM 材料体系的技术路线。

• 新型非易失性存储器 (eNVM)：RRAM/STT-MRAM 基于电阻态存储，可实现 1T1R 单元，面积密度远优于 6T SRAM，且断电不丢失数据。存内计算效率在忆阻器交叉杆阵列上有天然优势，学术界已验证 TOPS/W 指标极高。但其写耐久性 (10^6-10^9次) 远低于 SRAM (无限次数)、Cycle-to-cycle 阻值波动大、工作温度范围局限，学界工业界尚未在可靠性层面实现 AI 训练场景对标 SRAM。
• 嵌入式 DRAM (eDRAM)：使用 1T1C 电容结构，密度优，制程上甚至可在逻辑工艺后结合特殊电容集成，但是需要刷新、速度低于 SRAM、电容微缩同样困难。业界视其可在第三级缓存有成本优势，但无法替代一、二级缓存。

5.3 应用架构落地路线

• 存算分立的 SRAM 缓存优化：延续现有芯片架构，采用大容量 SRAM 减少数据传输的再取、预取、多级缓存自适应策略，这是当前 NVIDIA、AMD 和主流 AI 芯片的现实路径。
• SRAM-CIM 专用加速 IP 嵌入：在大型 SoC 内切割出专用的 SRAM-CIM 区块处理特定算子（如矩阵乘、注意力机制），边缘/端侧 AI 芯片（如某些可穿戴、关键词唤醒）最先批量产品化应用。云端大模型高并行粒度和高精度需求仍在验证中，未有大规模通用产品公开量产落地。（截至 2024 年公开信息）

6 上游

6.1 设计工具与 IP 核

该环节是 SRAM 诞生的种子。在先进工艺下，SRAM 编译器和对应仿真验证工具高度集中，形成代工厂被绑定的核心“软”壁垒。

• SRAM 编译器：并不是设计一个 SRAM 成品，而是通过 EDA 工具根据客户所需位宽、深度、列复用比，在选定工艺下自动生成版图、时序、功耗模型的黑盒 IP。其中包含压控、时序接口和内置自测 (BIST) 逻辑。
• 核心参与者：
  • Synopsys (新思科技)：其 DesignWare 嵌入式存储 IP 包括高性能 SRAM、TCAM 和多端口寄存器文件，与主流代工厂先进节点紧密联动，属业内事实标配之一。
  • ARM：Artisan 物理 IP 套件内嵌的 SRAM 编译器在移动、物联网领域授权广泛，随 Cortex 系列 CPU 同步演进。
  • Cadence：供应面向验证和自定义化的存储 IP 与 Spectre/AMS 仿真工具链，用于解决 SRAM-CIM 中复杂的模拟域噪声分析。
• 国产替代：华大九天、芯原股份等拥有基本内嵌存储 IP 设计或部分低节点编译器能力，但公开资料未见业界公认批量导入 7nm 及以下先进量产芯片的统一记录。

6.2 设备与材料

SRAM 制造与逻辑工艺线共享前端制造设备，但专有挑战催生部分特殊需求。极紫外 (EUV) 光刻机的多图层和套刻精度对减小 SRAM 单元面积至关重要。此外，高介电常数 (High-k) 栅介质层和金属栅极功函数调控，用于降低多晶硅耗尽。先进 SRAM 要求极低缺陷密度的单晶硅衬底和外延步骤，以减少存储节点漏电。

7 下游

7.1 云端与数据中心

用于训练和推理的 GPU/NPU/TPU 是 SRAM 的最高阶客户。算力型号的硬件限定条件通常表现为：单个流处理器（SM）或计算核拥有的寄存器堆及本地缓存（一级）大小、多核共享的二级缓存容量、以及整个芯片跨越互连的末级共享缓存。NVIDIA 自 V100 架构起每代不断增加片上 SRAM 容量以支撑更大 Tile 的矩阵运算复用率。其 H100 基于台积电 4N 工艺的片上 SRAM 约为 50-60MB 总量（含各级缓存与暂存器），相比 A100 有提升。而在英特尔的 Gaudi 系列及其它自研 AI 芯片中，也强调了大容量片上 SRAM 对 Batch Size 释放的直接影响。

7.2 网络与通信

高速网络交换机、路由器大量采用 SRAM 和 TCAM（基于 SRAM 单元的衍生存储）作为转发表、包缓存和队列管理器。TCAM 能在一个时钟周期内完成高速并行查表，是 400G/800G 以太网交换芯片超越摩尔定律速率设计的关键所在。此领域由博通、Marvell、思科定义的专用芯片主导，结构上 SRAM 阵列占比极高。

7.3 汽车电子与工控

ADAS/自动驾驶域控制器需大量实时处理传感数据，对缓存命中率提出极低压的要求，需要极高耐温和高可靠性车规级 SRAM。独立式 SRAM 仍在该场景发挥作用。北京君正通过收购 ISSI，获取了其车规/工业级异步 SRAM 产品线，为传感器数据缓冲提供小容量、高耐用性方案。嵌入式方面，域控制器 SoC 集成大容量 SRAM 缓存进行多传感器融合流水线处理。

7.4 消费电子及边缘终端

智能手机 AP/SoC 及智能穿戴设备芯片低漏电 SRAM 库是必选项。在 TWS 耳机、智能传感器等对成本敏感的 AI 降噪场景，一小块 SRAM-CIM 或低功耗 SRAM 缓存即可在不唤醒主 CPU 下完成推理，市场已批量出货。

8 受益公司

此节仅描述各公司参与 SRAM 产业链的方式及业务现状，不构成业绩或股价方向性评估。

8.1 设计/IP 工具方

• Synopsys (美国)：是先进 SRAM IP 市占率最高的 EDA/IP 供应商。其生态封闭度高，深度参与到 3nm/2nm 工艺的早期定义。受益于 AI 芯片定制化大容量 SRAM IP 的重复授权模式。但受中美贸易管制，对特定清单内的实体授权受限。
• ARM (英国/日本软银)：持续通过物理 IP 版税模式获得收益，其处理器设计加速带动同节点 SRAM IP 的采纳。其生态绑定度极高，商业模式为架构授权，及按芯片量计费版税。
• Cadence (美国)：侧重全流程工具链，SRAM-CIM 混合信号仿真是推进策略焦点。提供存储器良率导向设计 (DFM) 和建模仿真方案。

8.2 代工与制造

• 台积电 (TSMC, 中国台湾)：集中生产苹果、NVIDIA、AMD、博通等几乎所有高端 AI 芯片的片上 SRAM。其 N3/N5 家族产线上，SRAM 占据了相当大的晶圆面积。2023 年营收约 693 亿美元（年报数据），先进工艺（7nm及以下）占收入比超 50%，SRAM 为主体之一。
• 中芯国际 (SMIC, 中国)：深耕成熟节点及受限先进节点下的嵌入式 SRAM，支持国内绝大多数 AIoT/ISP/AP 芯片流片。2022 年营收约 72 亿美元，来自中国大陆及香港地区客户占比达七成。

8.3 AI 芯片与系统集成商

• NVIDIA (美国)：通过在 GPU 内创新地使用 SRAM 架构和数据流策略维持算力的绝对统治，几乎每一代架构都会增加对片内 SRAM 的依赖程度。为规模最大、最集中的 SRAM 集成商业终端。
• 北京君正 (中国)：通过 ISSI 产品线，是少数可批量提供工控和车规独立式 SRAM 的国内上市主体，部分产品覆盖 1Mb – 64Mb 异步/同步 SRAM。其业务处于成熟制程，与 AI 先进缓存市场定位不同。（2022年报口径：存储芯片营收约 40 亿元人民币，含 DRAM、SRAM 等综合）

9 市场规模

以下皆为第三方机构统计数据口径，年份口径遵循原报告：

• 嵌入式 SRAM IP 授权市场：该市场融合在总体物理 IP 及存储编译器市场中。据 IPnest 2023 年 5 月发布报告，全球物理 IP 市场 2022 年约 20 亿美元规模，其中嵌入式存储器编译器及相关 IP 为重要子集。年增长率约在 7-10% 区间，受益于 AI 边缘及云端增量。
• 独立式 SRAM 器件市场：该领域为低脚数、低容量存储市场，近年规模连续萎缩或被 PSRAM 侵占。据调研机构 Gartner 历史数据估算，2021 年全球独立 SRAM 芯片市场约 2-3 亿美元，严重少于 NOR Flash 或 DRAM，非资本追逐的主流赛道。
• AI 带动间接市场量纲：SRAM 绝大价值并不直接以独立产品形式出售，而是承载在集成芯片中。台积电每出货一颗高端 AI 加速器，晶圆面积的近一半属 SRAM 块。更适用的观测尺度是高端晶圆代工产值。IC Insights 数据显示 2022 年 20nm 以下先进晶元代工产值超 500 亿美元，内嵌 SRAM 为底层贡献因素之一。

10 玩家对比

10.1 代工工艺：TSMC vs Samsung vs SMIC (嵌入式 SRAM 能力)

10.2 国内 SRAM IP 与独立器件

• 芯原股份 (VeriSilicon)：提供一站式芯片设计和内嵌 IP 授权，包含自主开发的部分基础存储 IP（面向中端节点），但公开资料未见可与 Synopsys 在 7nm 对等竞争的编译器通用产品。
• 兆易创新：主要定位 Flash/DRAM 利基市场，产品组合有部分 PSRAM（伪静态）用作异步 SRAM 的成本替代，面向中低密度存储联网市场，公开年报中未将 SRAM 列为主要营收重心。

11 风险

11.1 地缘政治与管制风险

美国商务部 BIS 自 2022 年 10 月及 2023 年 10 月两度大幅升级对高端半导体制造设备、技术及相关 EDA 工具的对华出口管制。这对先进 SRAM 根基的冲击既直接又间接：

• EDA 断供风险：SRAM 编译器及良率仿真工具包含极高阶计算光刻和良率模型，先进节点下几乎深度捆绑代工厂。所有被列入实体清单的芯片设计实体，面临无法获取最新工艺下 SRAM IP 授权的困境，制约其 5nm/3nm 产品竞争力。
• 设备缺失间接断代：本土代工厂无法拿到制造先进节点 SRAM 所需的超高精度光刻、刻蚀和外延设备，导致国内 SRAM 原生制造工艺迭代断裂，只能停留并深耕 14nm/7nm 落后代差工艺。
• IP 授权审查：尽管目前 Synopsys 和 ARM 对华尚未全盘叫停成熟工艺 IP，但随着规则动态变化，两 IP 巨头对特定实体的授权随时可能受限或停止技术更新。

11.2 技术路线风险

• SRAM 缩放加速终结的影响：若 2nm 以下工艺，SRAM 微缩经济性完全耗尽，逻辑设计方向可能被迫大规模迁移到先进封装与 Chiplet 异构集成，彻底改变 SRAM 的需求规格（从内生集成向外挂裸晶 L3 缓存转变）。
• eNVM (MRAM/RRAM) 颠覆验证：一旦非易失性存储解决了 AI 训练所需的耐久性、误差率和速度问题，将严重侵蚀 DRAM 乃至 SRAM 的市场空间。SRAM-CIM 也有被 RRAM-CIM 替代的结构压力。公开信息未见明确的、足以替代大批量服务器级 AI 缓存的非易失性产品产业化时间表。

11.3 知识产权与市场争议

SRAM-CIM 论文数激增，但大部分架构缺乏统一的跨平台对比标准和系统软件栈配合，许多仅在学术仿真层级验证了理想状态下的能效比。

12 误读纠偏

• 误区一：“SRAM 就是小容量的内存”或“内存多了没用，把内存换成 SRAM 就行” 纠偏：SRAM 无法替代 GB 级 DRAM 主存，其成本极高、数据在断电后会立即消失。架构目的不是为了“大”，而是为了“快”。提升 AI 性能不是把 SRAM 做大，而是提高它能被高效重复利用的吞吐架构。用 SRAM 替代 DRAM 在单位比特经济上是无商业价值的灾难性方案。

• 误区二：“有了 SRAM 存内计算，AI 芯片就不需要传统缓存和 DRAM 了” 纠偏：SRAM-CIM 只适合部分矩阵乘密集或紧耦合的特定算子，并不处理数据搬运、解压、大规模数据调度等通用任务。即使 CIM 块完成部分运算，整体系统仍然是传统缓存和 CIM 并存的异构系统。DRAM 作为海量权重存盘依旧不可或缺。SRAM-CIM 是运算单元的扩展，不是存储器的替代。

• 误区三：“先进工艺的 SRAM 密度公告值 = 实际可用值” 纠偏：不同应用下的 SRAM 选择完全不一样，功耗、速度要求使得实际芯片中极少全用极高密度 (HD) 单元。缓存、寄存器堆等分别使用性能各异、尺寸相差甚远的变体。最终芯片面积中 SRAM 整体体现出来的平均密度，远低于代工厂发布的最优高密度单元理论极限。片面引用会极大高估片内 SRAM 的容量测算。

13 最新事件

• 2024 年 Q1 台积电 2nm 进展：台积电宣布 2nm (N2) GAA 工艺进展超出预期，并透露 SRAM 微缩挑战依旧，但其与主要 EDA 伙伴已启动后端设计工具验证。来源：2024 年 1 月法说会及投资者沟通公开纪要。
• SRAM-CIM 产品化渗透加快：多家国内端侧 AI 芯片公司（如闪极、知存科技等）在 2023 年-2024 年国际展会上公布流片或量产基于 SRAM-CIM 架构的语言或语音降噪芯片，标志着从论文走向中小批量消费类 SoC 的步伐成型。
• SMIC 去美化产线进展：2023 年底有公开报道及拆解报告显示，某国内通信芯片搭载了 SMIC 某先进制程（行业推断 N+2 级别）的嵌入式 SRAM 单元，引发业界对自主 SRAM IP 链是否打开的猜测。对于具体 IP 来源和性能良率，至今公开资料未见可靠产业化验证数据。
• UCIe 带动 Chiplet 缓存：通用 Chiplet 互联标准 UCIe 1.1 发布后，AMD、Intel 等已率先规划将大块 L3 SRAM 作为独立加速裸晶 (Cache Die) 通过 3D 封装集成。AMD 在 2023 年展示的 3D V-Cache 即基于 3 纳米混合封装扩增 L3 SRAM，容量达 1GB 以上，代表高端计算场景 SRAM 角色从内部部件转变成独立可堆叠架构的一部分。

14 跟踪指标

建立对 SRAM 产业热度的监测框架，以定频跟进产业变化：

• 核心会议论文节点与密度：每年 ISSCC、VLSI 技术研讨会，台积电、三星、IMEC 多会公布最新工艺的 SRAM 位密度和 Vmin 实测，以此判断微缩速度。
• 实体清单及 BIS 规则变动：任何对 EDA/IP 或计算光刻的更新出口管制清单，直接重构 SRAM 竞争格局，需以周度频率关注。
• 先进 AI GPU/芯片官方架构披露：NVIDIA GTC、Hot Chips 等会议发布的 GPU/NPU 白皮书逐个 SM 的寄存器/SRAM 大小和层级递增数据，反映产业应用节奏。
• SRAM-CIM 出货通告：主要端侧 AI 芯片公司及模拟代工厂的官网产品更新，是否从“送样/演示”进展到“百万颗量产出货”，可以从量产业界新闻监控。
• 晶圆面积追踪：第三方反向工程及分析报告 (如 TechInsights) 逐年发布旗舰手机、AI 加速器芯片的 Die shot 分析，其 SRAM 面积占比和缩放比是最直接的非官方技术硬指标。

15 信源

• TSMC 5nm SRAM density: 2022 IEEE VLSI Symposium on Technology & Circuits, TSMC 公开论文。
• NVIDIA H100 On-die SRAM: NVIDIA 2022 Hot Chips Conference Presentation.
• 中芯国际 14nm 量产与 SRAM：中芯国际 2020/2021 年度业绩发布会及在线技术资料。
• 全球物理 IP 市场：IPnest, “Design IP Report”, May 2023.
• 终端 SRAM-CIM ISSCC 论文：ISSCC 2019-2024 历年会议议程及论文集，选自人工神经网络与存内计算专题。
• 先进节点 SoC SRAM 面积占比：行业研究共识，多源互验（IC Insights/ IBS/ TechInsights 联合出现的数据趋势）。
• 中国大陆端侧 AI 芯片量产进展：各家 IC 设计公司官网新闻稿及拆解报告（公开报道）。