Static Random Access Memory
1 3 秒看懂
SRAM（靜態隨機存取儲存器） 是一種無需週期性重新整理即可維持資料的易失性儲存器。其訪問延遲可低至亞納秒級，是 CPU、GPU 及 AI 專用晶片中快取（L1/L2/L3）和暫存器堆的基石。與大眾熟知的記憶體（DRAM）和快閃記憶體（NAND）不同，SRAM 以極致速度為唯一目標，是決定算力釋放效率的核心物理元件。
2 3 分鐘產業解釋
2.1 核心定位：快取之王
SRAM 不直接參與海量資料的長週期儲存，但它是處理器與記憶體之間必不可少的“極速中轉站”。可將算力單元視為高速運轉的生產線，DRAM 是城郊的大型原料倉庫，供料週期（延遲）長（約 50ns）；SRAM 則是產線旁的工位物料架，觸手可得（約 1-2ns）。其核心價值在於用昂貴、低密度的電晶體換取時間，彌合算力與頻寬的剪刀差。
| 對比維度 | SRAM | DRAM |
|---|---|---|
| 儲存單元結構 | 6 個電晶體 (6T) | 1 個電晶體 + 1 個電容 (1T1C) |
| 典型訪問延遲 | 0.5 - 2 ns | 30 - 50 ns |
| 資料保持方式 | 穩態鎖存，無需重新整理 | 電容漏電，需週期性重新整理 |
| 單片容量密度 | ~30 Mb/mm² (5nm 節點) | ~100-200 Mb/mm² (同代工藝，相對值高) |
| 單位位元成本 | 高 (約為 DRAM 的數十倍) | 低 |
| 在系統中的角色 | 快取記憶體 (KB-MB 級)、集成於晶片內部 | 主記憶體/視訊記憶體 (GB 級)、獨立封裝晶片 |
2.2 AI 場景中的關鍵節點
在 AI 大型模型和邊緣智慧雙線演進下，SRAM 的角色發生質的躍遷，從純快取介質變為“算力倍增器”。
- 訓練側：計算密度決勝。GPU/NPU 為單次訪存重複執行數百次運算，依賴片上 SRAM 暫存權重和中間層結果。SRAM 容量直接決定一次能裝入的資料塊大小，進而影響“算術強度”（每位元組資料支援的運算次數），是逼近理論峰值算力的關鍵。NVIDIA H100 單晶片整合的片上 SRAM 總容量約 50-60MB。（資料來源：NVIDIA 2022 年 Hot Chips 會議揭露）
- 推論側：功耗效率為王。在邊緣和終端裝置執行 AI 推論時，對片外 DRAM 每一次訪問都產生數倍於片內訪問的功耗。提升 SRAM 命中率，將模型權重常駐在片上，是實現毫瓦級功耗長續航推論的關鍵。
- 架構革命：存內計算 (CIM) 的首選載體。傳統晶片需將資料從 SRAM 搬運至 MAC（乘加器）單元運算，而基於 SRAM 的 CIM（SRAM-CIM）結構改進了儲存單元外圍電路，利用位線在模擬域直接完成乘加 MAC 運算。據 2019 年起 ISSCC/VLSI 等會議密集發表的論文統計，SRAM-CIM 在 7-28nm 工藝下的能效可達傳統數字計算架構的數倍至數十倍量級。其已從邊緣降噪等輕量任務，邁向大型模型推論加速探索。
2.3 產業鏈卡位
以 chain-chip-core 視角，SRAM 貫穿設計到封測全部環節，形成價值閉環：
graph LR
subgraph 上游: 設計與工具
A[SRAM IP/EDA 編譯器
(Synopsys/ARM/Cadence)]
end
subgraph 中游: 製造與封裝
B[晶圓代工 (TSMC/Samsung/SMIC)] --> C[封裝測試 (日月光/長電)]
end
subgraph 下游: 晶片與系統整合
D[AI晶片/SoC設計企業
(NVIDIA/寒武紀)] --> E[伺服器/汽車/終端製造商]
end
A -- IP授權 --> D
A -- 工藝協同開發 --> B
B -- 晶圓 --> C
C -- 成品晶片 --> D
3 技術原理
3.1 基本儲存單元：6T SRAM Cell
SRAM 的 1 bit 資訊由 6 個電晶體組成的雙穩態鎖存器閘電路儲存。
- 核心結構：兩個由 2 PMOS 和 2 NMOS 交叉耦合構成的反相器構成鎖存迴路，這是一個雙向正反饋環路，只要不掉電，就能持續保持“0”或“1”狀態，無需重新整理。另有 2 個 NMOS 作為通過門電晶體，受字線和位線控制讀寫權限。
- 工作原理：
- 保持狀態：字線 (WL) 為低電平，兩個通過門關閉，鎖存迴路與外部隔斷，穩定維持當前儲存值。
- 讀操作：位線 (BL/BLB) 被預充電到高電平後，字線開啟。鎖存器中儲存“0”的一端，會通過開啟的 NMOS 將對應 BL 線輕微拉低。靈敏放大器 (Sense Amplifier) 檢測出 BL 與 BLB 間的微小電壓差併發大輸出，即讀出資料。
- 寫操作：將強電平驅動力對應的互補值強行施加到 BL/BLB 上，再開啟字線，外部強訊號強制翻轉鎖存器的狀態，寫入新值。
- 6T 的關鍵拮抗：讀穩定性和寫能力對電晶體尺寸提出相反的要求。NMOS 下拉能力必須強過 PMOS 才能保證讀取不翻轉，而外部驅動又必須強過 PMOS 才能寫入。這個過程被稱為“讀寫爭”，是所有 SRAM 微縮設計中需要極端權衡的物理底層設計。
3.2 先進節點的物理極限與對策
SRAM 的微縮沒有享受到與邏輯閘同樣的紅利，這被稱為“SRAM 縮放牆”。
- 隨機漲落效應加劇：從 28nm 進入 16nm FinFET 及以下的 5nm、3nm 後，摻雜原子的漲落分佈和線邊粗糙度導致各電晶體閾值電壓存在顯著的隨機離散差異。其直接影響是 6T 單元的失配和噪聲容限惡化，導致最差工作電壓 (Vmin) 難以壓低，良率爬坡更困難。
- 面積縮放失速：邏輯閘的面積從 7nm 到 5nm 可縮小約 0.5-0.6 倍，但高密度 SRAM bit cell 的面積縮小倍數僅為 0.7-0.8 倍。記憶體塊在晶片面積的佔比從過往的 40% 向 60% 攀升，每位元成本縮減極為有限。TSMC 在 2022 VLSI 研討會上揭露，其 5nm 節點高密度 SRAM 單元尺寸已突破 0.03 µm² 以下，密度約 31.8 Mb/mm²。（來源：公開論文）
- 對策路線：
- 單元變體設計：放棄簡單的 6T 標準單元，在速度和密度間取捨。高效能庫 (HP) 使用更大尺寸保證速度，高密度庫 (HD) 極力壓縮面積，低漏電庫 (LL) 針對待機最佳化。
- 輔助電路：讀寫輔助電路通過動態調整字線電壓、位線欠驅動、負位線寫入等方式補償 6T 單元穩定性不足，用外部開銷換取核心微縮可行性。
- 8T/10T 單元：額外增加串接的讀取通過門或讀出緩衝器，實現讀寫埠物理隔離。雖面積較 6T 加大 20-40%，但消除了讀干擾，尤其適用於 AI 晶片中需要頻繁併發訪問的暫存器堆和陣列。
3.3 SRAM 存內計算架構機理
SRAM-CIM 將算力嵌入儲存陣列本身，核心是打破“存”“算”間資料搬運的功耗瓶頸。其宏觀運算原理為：
- 模擬域向量乘法：將輸入啟用值 (Activation) 轉化為字線脈衝幅度或寬度（代表模擬電壓值），將權重值儲存在 6T 單元中。當字線全開或按編碼開啟，權重決定由 BL 線釋放的電荷總量，不同行釋放的電荷會累加在位線上。位線上的總電荷/電壓包即是多個乘積的模擬累加結果。
- 多位元擴充套件：單位元儲存是基礎，實際運算中通過將多位啟用值序列輸入，或多位列並聯放置不年增率特權重，再在位線或跨位線上進行移位加總，等效實現 4b/8b 整數 MAC 運算。
- 存內計算專有的挑戰：讀出精密度由儲存單元本身的不匹配、位線寄生電容大小、ADC 量化精度共同決定，是一個多噪聲源模擬域難題。同時，多行並行開啟電短路通路形成大瞬態電流，對陣列電源完整性提出挑戰。當前精度可行性多見於 6-8 位元可滿足的推論場景。
4 關鍵引數
| 引數維度 | 指標項 | 典型數值與演進趨勢（先進節點） | 對應用影響 |
|---|---|---|---|
| 速度 | 訪問時間 | 0.5 – 1.5 ns（3nm 高效能庫） | 決定處理器主頻及流水線深度天花板 |
| 密度 | 位密度 | 約 31.8 Mb/mm²（TSMC 5nm，2022 VLSI 公開報告） | 大幅影響晶片面積與成本 |
| 功耗 | 漏電流 | 隨鰭間距收縮呈指數級攀升 | 限制待機功耗，是行動端 AI 的一大瓶頸 |
| 電壓 | Vmin | 約 0.55-0.70V（先進 FinFET） | 決定最低工作能耗，影響存內計算的訊雜比 |
| 可靠性 | 軟錯誤率 | 單位容量隨面積縮小和電壓降低顯著上升 | 提升對 ECC 及冗餘修復的需求 |
| 成本與面積比 | 晶片面積佔比 | 30% - 60%（2023 年先進 SoC 行業共識口徑） | 超過邏輯變為晶片第一大面積單元型別 |
5 技術路線
5.1 工藝節點推進路線
當前 SRAM 的技術演進是跟隨邏輯代工微縮而被動進步。主路徑由台積電和三星定義：
- TSMC 路線：N7 (7nm) 到 N5 (5nm) 再到 N3 (3nm)，每代追求 1.1-1.2 倍的邏輯面積縮放，而 SRAM 面積縮放倍率遠遜於此。N3 節點的 SRAM 高密度單元仍在改進鰭結構以減少漏電和提升穩定性。
- Samsung 路線：自 3nm GAA （全環繞柵極）起全面轉換，其奈米片結構實現了更好的柵極溝道控制力，理論上對縮小 SRAM 閾值電壓散差更有利，有助於壓低 Vmin。公開量產產品及實際表現尚待觀察。
- SMIC 及非美系路線：中芯國際 14nm FinFET 的嵌入式 SRAM 可成熟量產（2020 年量產口徑），其 N+1/N+2 風險量產涉及 7nm 等效工藝，但由於裝置與 IP 受限，SRAM 微縮速度和良率成本成為懸而未決的瓶頸。
5.2 架構替代路線
摩爾定律減速帶來的縮放難題，催生了試圖部分繞開 SRAM 材料體系的技術路線。
- 新型非易失性儲存器 (eNVM)：RRAM/STT-MRAM 基於電阻態儲存，可實現 1T1R 單元，面積密度遠優於 6T SRAM，且斷電不丟失資料。存內計算效率在憶阻器交叉杆陣列上有天然優勢，學術界已驗證 TOPS/W 指標極高。但其寫耐久性 (10^6-10^9次) 遠低於 SRAM (無限次數)、Cycle-to-cycle 阻值波動大、工作溫度範圍侷限，學界工業界尚未在可靠性層面實現 AI 訓練場景對標 SRAM。
- 嵌入式 DRAM (eDRAM)：使用 1T1C 電容結構，密度優，製程上甚至可在邏輯工藝後結合特殊電容整合，但是需要重新整理、速度低於 SRAM、電容微縮同樣困難。業界視其可在第三級快取有成本優勢，但無法替代一、二級快取。
5.3 應用架構落地路線
- 存算分立的 SRAM 快取最佳化：延續現有晶片架構，採用大容量 SRAM 減少資料傳輸的再取、預取、多級快取自適應策略，這是當前 NVIDIA、AMD 和主流 AI 晶片的現實路徑。
- SRAM-CIM 專用加速 IP 嵌入：在大型 SoC 內切割出專用的 SRAM-CIM 區塊處理特定運算元（如矩陣乘、注意力機制），邊緣/端側 AI 晶片（如某些可穿戴、關鍵詞喚醒）最先批次產品化應用。雲端端大型模型高並行粒度和高精度需求仍在驗證中，未有大規模通用產品公開量產落地。（截至 2024 年公開資訊）
6 上游
6.1 設計工具與 IP 核
該環節是 SRAM 誕生的種子。在先進工藝下，SRAM 編譯器和對應模擬驗證工具高度集中，形成代工廠被繫結的核心“軟”壁壘。
- SRAM 編譯器：並不是設計一個 SRAM 成品，而是通過 EDA 工具根據客戶所需位寬、深度、列複用比，在選定工藝下自動生成版圖、時序、功耗模型的黑盒 IP。其中包含壓控、時序介面和內建自測 (BIST) 邏輯。
- 核心參與者：
- Synopsys (新思科技)：其 DesignWare 嵌入式儲存 IP 包括高效能 SRAM、TCAM 和多埠暫存器檔案，與主流代工廠先進節點緊密聯動，屬業內事實標配之一。
- ARM：Artisan 物理 IP 套件內嵌的 SRAM 編譯器在移動、物聯網領域授權廣泛，隨 Cortex 系列 CPU 同步演進。
- Cadence：供應面向驗證和自定義化的儲存 IP 與 Spectre/AMS 模擬工具鏈，用於解決 SRAM-CIM 中複雜的模擬域噪聲分析。
- 國產替代：華大九天、芯原股份等擁有基本內嵌儲存 IP 設計或部分低節點編譯器能力，但公開資料未見業界公認批次匯入 7nm 及以下先進量產晶片的統一記錄。
6.2 裝置與材料
SRAM 製造與邏輯工藝線共享前端製造裝置，但專有挑戰催生部分特殊需求。極紫外 (EUV) 光刻機的多圖層和套刻精度對減小 SRAM 單元面積至關重要。此外，高介電常數 (High-k) 柵介質層和金屬柵極功函式調控，用於降低多晶矽耗盡。先進 SRAM 要求極低缺陷密度的單晶矽襯底和外延步驟，以減少儲存節點漏電。
7 下游
7.1 雲端端與資料中心
用於訓練和推論的 GPU/NPU/TPU 是 SRAM 的最高階客戶。算力型號的硬體限定條件通常表現為：單個流處理器（SM）或計算核擁有的暫存器堆及本地快取（一級）大小、多核共享的二級快取容量、以及整個晶片跨越互連的末級共享快取。NVIDIA 自 V100 架構起每代不斷增加片上 SRAM 容量以支撐更大 Tile 的矩陣運算複用率。其 H100 基於台積電 4N 工藝的片上 SRAM 約為 50-60MB 總量（含各級快取與暫存器），相比 A100 有提升。而在英特爾的 Gaudi 系列及其它自研 AI 晶片中，也強調了大容量片上 SRAM 對 Batch Size 釋放的直接影響。
7.2 網路與通訊
高速網路交換器、路由器大量採用 SRAM 和 TCAM（基於 SRAM 單元的衍生儲存）作為轉發表、包快取和佇列管理器。TCAM 能在一個時鐘週期內完成高速並行查表，是 400G/800G 乙太網路交換晶片超越摩爾定律速率設計的關鍵所在。此領域由博通、Marvell、思科定義的專用晶片主導，結構上 SRAM 陣列佔比極高。
7.3 汽車電子與工控
ADAS/自動駕駛域控制器需大量即時處理感測資料，對快取命中率提出極低壓的要求，需要極高耐溫和高可靠性車規級 SRAM。獨立式 SRAM 仍在該場景發揮作用。北京君正通過收購 ISSI，獲取了其車規/工業級非同步 SRAM 產品線，為感測器資料緩衝提供小容量、高耐用性方案。嵌入式方面，域控制器 SoC 整合大容量 SRAM 快取進行多感測器融合流水線處理。
7.4 消費電子及邊緣終端
智慧手機 AP/SoC 及智慧穿戴裝置晶片低漏電 SRAM 庫是必選項。在 TWS 耳機、智慧感測器等對成本敏感的 AI 降噪場景，一小塊 SRAM-CIM 或低功耗 SRAM 快取即可在不喚醒主 CPU 下完成推論，市場已批量出貨。
8 受益公司
此節僅描述各公司參與 SRAM 產業鏈的方式及業務現狀，不構成業績或股價方向性評估。
8.1 設計/IP 工具方
- Synopsys (美國)：是先進 SRAM IP 市佔率最高的 EDA/IP 供應商。其生態封閉度高，深度參與到 3nm/2nm 工藝的早期定義。受益於 AI 晶片定製化大容量 SRAM IP 的重複授權模式。但受中美貿易管制，對特定清單內的實體授權受限。
- ARM (英國/日本軟銀)：持續通過物理 IP 版稅模式獲得收益，其處理器設計加速帶動同節點 SRAM IP 的採納。其生態繫結度極高，商業模式為架構授權，及按晶片量計費版稅。
- Cadence (美國)：側重全流程工具鏈，SRAM-CIM 混合訊號模擬是推進策略焦點。提供儲存器良率導向設計 (DFM) 和建模模擬方案。
8.2 代工與製造
- 台積電 (TSMC, 中國臺灣)：集中生產Apple、NVIDIA、AMD、博通等幾乎所有高階 AI 晶片的片上 SRAM。其 N3/N5 家族產線上，SRAM 佔據了相當大的晶圓面積。2023 年營收約 693 億美元（年報資料），先進工藝（7nm及以下）佔營收比超 50%，SRAM 為主體之一。
- 中芯國際 (SMIC, 中國)：深耕成熟節點及受限先進節點下的嵌入式 SRAM，支援國內絕大多數 AIoT/ISP/AP 晶片流片。2022 年營收約 72 億美元，來自中國大陸及香港地區客戶佔比達七成。
8.3 AI 晶片與系統整合商
- NVIDIA (美國)：通過在 GPU 內創新地使用 SRAM 架構和資料流策略維持算力的絕對統治，幾乎每一代架構都會增加對片內 SRAM 的依賴程度。為規模最大、最集中的 SRAM 整合商業終端。
- 北京君正 (中國)：通過 ISSI 產品線，是少數可批次提供工控和車規獨立式 SRAM 的國內上市主體，部分產品覆蓋 1Mb – 64Mb 非同步/同步 SRAM。其業務處於成熟製程，與 AI 先進快取市場定位不同。（2022年報口徑：儲存晶片營收約 40 億元人民幣，含 DRAM、SRAM 等綜合）
9 市場規模
以下皆為第三方機構統計資料口徑，年份口徑遵循原報告：
- 嵌入式 SRAM IP 授權市場：該市場融合在總體物理 IP 及儲存編譯器市場中。據 IPnest 2023 年 5 月釋出報告，全球物理 IP 市場 2022 年約 20 億美元規模，其中嵌入式儲存器編譯器及相關 IP 為重要子集。年增長率約在 7-10% 區間，受益於 AI 邊緣及雲端端增量。
- 獨立式 SRAM 器件市場：該領域為低腳數、低容量儲存市場，近年規模連續萎縮或被 PSRAM 侵佔。據調研機構 Gartner 歷史資料估算，2021 年全球獨立 SRAM 晶片市場約 2-3 億美元，嚴重少於 NOR Flash 或 DRAM，非資本追逐的主流賽道。
- AI 帶動間接市場量綱：SRAM 絕大價值並不直接以獨立產品形式出售，而是承載在整合晶片中。台積電每出貨一顆高階 AI 加速器，晶圓面積的近一半屬 SRAM 塊。更適用的觀測尺度是高階晶圓代工產值。IC Insights 資料顯示 2022 年 20nm 以下先進晶元代工產值超 500 億美元，內嵌 SRAM 為底層貢獻因素之一。
10 玩家對比
10.1 代工工藝：TSMC vs Samsung vs SMIC (嵌入式 SRAM 能力)
| 維度 (2022-2023 公開資料) | TSMC | Samsung Foundry | SMIC |
|---|---|---|---|
| 最先進量產節點-SRAM | N3E (3nm) | 3GAE (3nm GAA) | 14nm FinFET (量產) |
| SRAM 密度標杆 | 極優，約 31.8Mb/mm² @N5 | 公開資料缺乏等效密度直接比較 | 遠低於先進節點，非高度競爭指標 |
| IP 生態壁壘 | 極高，與 Synopsys/ARM 高度捆綁 | 繫結度較低，自研 IP 和第三方配合 | 多依賴第三方和有限 IP，成熟製程生態完善 |
| 管制風險敞口 | 面臨地緣因素但工藝供應緊俏 | 對特定方向設限，但國內建廠受限 | 核心裝置獲取受限，供應鏈重構為主要任務 |
10.2 國內 SRAM IP 與獨立器件
- 芯原股份 (VeriSilicon)：提供一站式晶片設計和內嵌 IP 授權，包含自主開發的部分基礎儲存 IP（面向中端節點），但公開資料未見可與 Synopsys 在 7nm 對等競爭的編譯器通用產品。
- 兆易創新：主要定位 Flash/DRAM 利基市場，產品組合有部分 PSRAM（偽靜態）用作非同步 SRAM 的成本替代，面向中低密度儲存聯網市場，公開年報中未將 SRAM 列為主要營收重心。
11 風險
11.1 地緣政治與管制風險
美國商務部 BIS 自 2022 年 10 月及 2023 年 10 月兩度大幅升級對高階半導體制造裝置、技術及相關 EDA 工具的對華出口管制。這對先進 SRAM 根基的衝擊既直接又間接：
- EDA 斷供風險：SRAM 編譯器及良率模擬工具包含極高階計算光刻和良率模型，先進節點下幾乎深度捆綁代工廠。所有被列入實體清單的晶片設計實體，面臨無法獲取最新工藝下 SRAM IP 授權的困境，制約其 5nm/3nm 產品競爭力。
- 裝置缺失間接斷代：本土代工廠無法拿到製造先進節點 SRAM 所需的超高精度光刻、刻蝕和外延裝置，導致國內 SRAM 原生製造工藝迭代斷裂，只能停留並深耕 14nm/7nm 落後代差工藝。
- IP 授權審查：儘管目前 Synopsys 和 ARM 對華尚未全盤叫停成熟工藝 IP，但隨著規則動態變化，兩 IP 巨頭對特定實體的授權隨時可能受限或停止技術更新。
11.2 技術路線風險
- SRAM 縮放加速終結的影響：若 2nm 以下工藝，SRAM 微縮經濟性完全耗盡，邏輯設計方向可能被迫大規模遷移到先進封裝與 Chiplet 異構整合，徹底改變 SRAM 的需求規格（從內生整合向外掛裸晶 L3 快取轉變）。
- eNVM (MRAM/RRAM) 顛覆驗證：一旦非易失性儲存解決了 AI 訓練所需的耐久性、誤差率和速度問題，將嚴重侵蝕 DRAM 乃至 SRAM 的市場空間。SRAM-CIM 也有被 RRAM-CIM 替代的結構壓力。公開資訊未見明確的、足以替代大批次伺服器級 AI 快取的非易失性產品產業化時間表。
11.3 智慧財產權與市場爭議
SRAM-CIM 論文數激增，但大部分架構缺乏統一的跨平台對比標準和系統軟體棧配合，許多僅在學術模擬層級驗證了理想狀態下的能效比。
12 誤讀糾偏
-
誤區一：“SRAM 就是小容量的記憶體”或“記憶體多了沒用，把記憶體換成 SRAM 就行” 糾偏：SRAM 無法替代 GB 級 DRAM 主存，其成本極高、資料在斷電後會立即消失。架構目的不是為了“大”，而是為了“快”。提升 AI 效能不是把 SRAM 做大，而是提高它能被高效重複利用的吞吐架構。用 SRAM 替代 DRAM 在單位位元經濟上是無商業價值的災難性方案。
-
誤區二：“有了 SRAM 存內計算，AI 晶片就不需要傳統快取和 DRAM 了” 糾偏：SRAM-CIM 只適合部分矩陣乘密集或緊耦合的特定運算元，並不處理資料搬運、解壓、大規模資料排程等通用任務。即使 CIM 塊完成部分運算，整體系統仍然是傳統快取和 CIM 並存的異構系統。DRAM 作為海量權重存檔依舊不可或缺。SRAM-CIM 是運算單元的擴充套件，不是儲存器的替代。
-
誤區三：“先進工藝的 SRAM 密度公告值 = 實際可用值” 糾偏：不同應用下的 SRAM 選擇完全不一樣，功耗、速度要求使得實際晶片中極少全用極高密度 (HD) 單元。快取、暫存器堆等分別使用效能各異、尺寸相差甚遠的變體。最終晶片面積中 SRAM 整體體現出來的平均密度，遠低於代工廠釋出的最優高密度單元理論極限。片面引用會極大高估片內 SRAM 的容量測算。
13 最新事件
- 2024 年 Q1 台積電 2nm 進展：台積電宣佈 2nm (N2) GAA 工藝進展超出預期，並透露 SRAM 微縮挑戰依舊，但其與主要 EDA 夥伴已啟動後端設計工具驗證。來源：2024 年 1 月法說會及投資者溝通公開紀要。
- SRAM-CIM 產品化滲透加快：多家國內端側 AI 晶片公司（如閃極、知存科技等）在 2023 年-2024 年國際展會上公佈流片或量產基於 SRAM-CIM 架構的語言或語音降噪晶片，標誌著從論文走向中小批次消費類 SoC 的步伐成型。
- SMIC 去美化產線進展：2023 年底有公開報道及拆解報告顯示，某國內通訊晶片搭載了 SMIC 某先進製程（行業推斷 N+2 級別）的嵌入式 SRAM 單元，引發業界對自主 SRAM IP 鏈是否開啟的猜測。對於具體 IP 來源和效能良率，至今公開資料未見可靠產業化驗證資料。
- UCIe 帶動 Chiplet 快取：通用 Chiplet 互聯標準 UCIe 1.1 釋出後，AMD、Intel 等已率先規劃將大塊 L3 SRAM 作為獨立加速裸晶 (Cache Die) 通過 3D 封裝整合。AMD 在 2023 年展示的 3D V-Cache 即基於 3 奈米混合封裝擴增 L3 SRAM，容量達 1GB 以上，代表高階計算場景 SRAM 角色從內部部件轉變成獨立可堆疊架構的一部分。
14 追蹤指標
建立對 SRAM 產業熱度的監測架構，以定頻跟進產業變化：
- 核心會議論文節點與密度：每年 ISSCC、VLSI 技術研討會，台積電、三星、IMEC 多會公佈最新工藝的 SRAM 位密度和 Vmin 實測，以此判斷微縮速度。
- 實體清單及 BIS 規則變動：任何對 EDA/IP 或計算光刻的更新出口管制清單，直接重構 SRAM 競爭格局，需以周度頻率關注。
- 先進 AI GPU/晶片官方架構揭露：NVIDIA GTC、Hot Chips 等會議釋出的 GPU/NPU 白皮書逐個 SM 的暫存器/SRAM 大小和層級遞增資料，反映產業應用節奏。
- SRAM-CIM 出貨通告：主要端側 AI 晶片公司及模擬代工廠的官網產品更新，是否從“送樣/演示”進展到“百萬顆量產出貨”，可以從量產業界新聞監控。
- 晶圓面積追蹤：第三方反向工程及分析報告 (如 TechInsights) 逐年釋出旗艦手機、AI 加速器晶片的 Die shot 分析，其 SRAM 面積佔比和縮放比是最直接的非官方技術硬指標。
15 信源
- TSMC 5nm SRAM density: 2022 IEEE VLSI Symposium on Technology & Circuits, TSMC 公開論文。
- NVIDIA H100 On-die SRAM: NVIDIA 2022 Hot Chips Conference Presentation.
- 中芯國際 14nm 量產與 SRAM：中芯國際 2020/2021 年度業績釋出會及線上技術資料。
- 全球物理 IP 市場：IPnest, “Design IP Report”, May 2023.
- 終端 SRAM-CIM ISSCC 論文：ISSCC 2019-2024 歷年會議議程及論文集，選自人工神經網路與存內計算專題。
- 先進節點 SoC SRAM 面積佔比：行業研究共識，多源互驗（IC Insights/ IBS/ TechInsights 聯合出現的資料趨勢）。
- 中國大陸端側 AI 晶片量產進展：各家 IC 設計公司官網新聞稿及拆解報告（公開報道）。