应变硅（Strained Silicon）

3 秒看懂

应变硅是通过机械拉伸或压缩硅晶格来改变能带结构、降低载流子有效质量，从而在不缩小晶体管尺寸的前提下显著提升电子/空穴迁移率的半导体工艺技术。它是从 90nm 时代到 FinFET 时代，代工厂”挤性能”的核心手段之一。

一句话类比：把硅原子之间的”跑道”拉宽，电子跑得更快。

3 分钟产业解释

为什么重要？

在摩尔定律推进过程中，单纯靠缩小栅极长度来获得性能提升的方式从 130nm 节点开始遇到瓶颈——短沟道效应加剧、漏电增加。产业界需要一种**不依赖尺寸微缩就能提升晶体管驱动电流（Ion）**的方法。应变硅技术正是在这一背景下应运而生，它与 High-k/Metal Gate、FinFET 并列为近二十年晶体管三大结构性创新之一。

产业定位

应变硅属于**前道工艺（Front-End-of-Line, FEOL）**中的”应力工程（Stress Engineering）“范畴，贯穿：

• 逻辑代工：TSMC、Intel、Samsung Foundry 在 90nm～5nm 各节点中广泛使用
• 成熟制程：28nm/40nm/65nm 等节点中仍是提升性能的关键变量
• 特色工艺：RF-SOI、部分功率器件中也有应力工程的变体应用

经济价值

应变硅技术带来的迁移率提升（电子迁移率可提升约 1.5～2 倍 [学术文献共识，具体因工艺而异]）意味着：在同等功耗下获得更高频率，或在同等频率下降低功耗。对于一片晶圆上的数亿晶体管而言，这一”免费午餐”级别的性能增益直接转化为产品竞争力。

15 分钟专家深入

核心物理原理简述

硅是间接带隙半导体，其导带底有六个等价谷（valley）。当对硅施加单轴拉伸应力时：

1. 导带简并解除：原本等价的六谷分裂为两组（沿应力方向的低能谷 + 垂直方向的高能谷），电子优先占据低能谷
2. 散射减少：占据低能谷的电子与声子散射的态密度降低
3. 有效质量降低：沿应力方向的纵向有效质量（m_l）对应的谷被抑制，电子更多处于横向有效质量（m_t）更小的谷中

综合效果：电子迁移率显著提升。

对于空穴（PMOS），施加压应力可以打破价带的轻/重空穴简并，使有效质量更小的轻空穴态被优先占据，空穴迁移率同样提升。

关键技术实现方式

应变硅的实现可分为**全局应变（Global/ Biaxial Strain）和局部应变（Local/ Uniaxial Strain）**两大类：

最关键的几种局部应变技术

1. 嵌入式 SiGe（Embedded SiGe / e-SiGe）——PMOS 专用

在PMOS晶体管的源极和漏极区域选择性外延生长富锗硅（Si₁₋ₓGeₓ，x 通常在 0.15～0.40 之间，具体比例各节点不同）。由于 Ge 原子比 Si 大，SiGe 的晶格常数大于 Si，在源漏区”撑开”沟道区，对沟道施加单轴压应力。

      栅极 (Gate)
   ┌───────────┐
   │  栅介质层  │
───┤           ├───  ← 沟道区（被压应力作用）
SiGe│           │SiGe  ← 嵌入式SiGe源/漏
   │           │       晶格常数更大，"撑开"沟道
───┴───────────┴─
       Si 衬底

关键参数：Ge 含量越高，应力越大，但晶格缺陷风险也越高；外延选择性（只在Si上生长，不在介质上生长）是工艺难点。

2. 双应力薄膜（Dual Stress Liner / DSL）——NMOS + PMOS 分别处理

在晶体管栅极上方覆盖应力薄膜（通常是氮化硅 SiN）：

• NMOS：覆盖拉应力氮化硅薄膜（tensile SiN）
• PMOS：覆盖压应力氮化硅薄膜（compressive SiN）

利用两种薄膜的交界处”应力近邻效应（Proximity Effect）“，进一步增强沟道应力。

3. 应力记忆技术（Stress Memorization Technique / SMT）——NMOS 专用

工艺流程：在多晶硅栅极上方沉积一层拉应力氮化硅 → 高温退火 → 移除氮化硅层。虽然薄膜被移除，但退火过程中在多晶硅栅极内部”记忆”了应力状态，从而对下方沟道保持拉应力效果。

4. CESL（Contact Etch Stop Layer）

刻蚀停止层本身带有应力，可作为应力施加源之一，与DSL原理类似但位于更接近接触孔的位置。

应力叠加与版图敏感性

现代先进节点中，上述多种应力技术同时使用，且相互叠加。此外，应力量化还强烈依赖版图几何——晶体管的有源区（OD）宽度、栅极间距（poly pitch）、邻近结构的距离都会影响实际施加在沟道上的应力分布。这使得 SPICE 模型中的应力效应建模变得极为复杂，需要考虑”应力近邻效应”的长程耦合。

技术原理（深入机制与关键参数）

能带结构变化——定量理解

硅的导带底位于 Δ 谷（沿 <100> 方向，约在布里渊区 X 点的 85% 处）。未受应力时，6 个等价 Δ 谷能量相同。

施加沿 110 方向的单轴拉应力（与现代 CMOS 晶体管沟道方向一致）后：

无应力状态（6谷简并）：
  ┌─────┐ ┌─────┐ ┌─────┐
  │ Δ2  │ │ Δ4  │ │ Δ4  │   (所有谷等价)
  └─────┘ └─────┘ └─────┘
     Ec = 0 (参考)

有 [110] 单轴拉应力后（简并解除）：
  ┌─────┐
  │ Δ2  │   ← 低能谷（2个），有效质量小，电子优先占据
  └─────┘
     Ec = -δE  (能量降低)
  ┌─────┐
  │ Δ4  │   ← 高能谷（4个），被抑制
  └─────┘
     Ec = +δE  (能量升高)

  δE 正比于应力大小和形变势常数（deformation potential）

• Δ2 谷：横向有效质量 m*_t ≈ 0.19 m₀ [实验值]
• Δ4 谷：纵向有效质量 m*_l ≈ 0.92 m₀ [实验值]

当应力使电子从 Δ4 转移到 Δ2 时，输运有效质量降低约 4～5 倍（在垂直于应力方向上），这是迁移率提升的主要物理来源之一。

迁移率提升的经验模型

对于单轴应力，迁移率提升可近似表示为（基于压阻效应，小应力近似）：

μ/μ₀ = 1/(1 + Π·σ) ≈ 1 - Π·σ

其中：
  μ₀ = 无应力迁移率
  Π = 压阻系数（piezoresistance coefficient）
  σ = 沟道应力（单位 Pa，拉应力为正，压应力为负）

对于硅 <110> 方向：
  NMOS: Π_e ≈ -31 × 10⁻¹¹ Pa⁻¹ （拉应力提升电子迁移率）
  PMOS: Π_h ≈ +72 × 10⁻¹¹ Pa⁻¹ （压应力提升空穴迁移率）
  [来源: C.S. Smith, Physical Review, 1954 — 经典压阻系数文献]

注：上述压阻系数是在低应力、室温下的体硅值。在纳米级器件中，由于量子限制效应和高场效应，实际迁移率增益需要修正，且与应力大小不呈严格线性关系。

关键材料参数

注：上述迁移率提升范围为综合各代工艺节点文献的估算区间，具体数值因工艺世代、测试条件而异。

技术演进史

时间线 (关键节点)：

1954  C.S. Smith 发表硅压阻效应经典论文
  │   （奠定了应变硅的物理基础）
  ▼
1990s 学术界研究 SiGe/Si 异质结
  │   IBM、AT&T Bell Labs 等在应变硅物理方面积累大量成果
  ▼
2002  IBM 宣布在 130nm 节点引入 "strained silicon"
  │   （采用SiGe弛豫缓冲层的全局应变方案）
  ▼
2003  Intel 在 90nm 节点（Prescott/Pentium 4）
  │   引入 "Strained Silicon" 技术（未确认具体方案组合）
  ▼
2004  IBM 提出嵌入式 SiGe (e-SiGe) 用于 90nm PMOS
  │   此后成为行业标准方案
  ▼
2005  Intel 65nm 节点引入 DSL（双应力薄膜）
  │   NMOS 用拉应力 SiN，PMOS 用压应力 SiN
  ▼
2007  Intel 45nm 节点
  │   应变硅 + High-k/Metal Gate 协同优化
  ▼
2009  Intel 32nm 节点
  │   二代 High-k MG + 改进应力方案
  ▼
2011  Intel 22nm → FinFET 时代
  │   FinFET 结构本身引入新的应力机制：
  │   - 侧壁应力（sidewall stress）
  │   - SiGe Fin 用于 PMOS（Intel 14nm, 2014）
  ▼
2014  Intel 14nm (Broadwell)
  │   首次在 FinFET 中使用 SiGe 作为 PMOS 沟道材料
  │   （Ge含量约25%～30% [供应链估算]）
  ▼
2015+ TSMC 16nm/10nm/7nm
  │   各代FinFET中持续优化应力工程
  │   应力技术仍与Fin形状、高k层厚度协同设计
  ▼
2021+ GAA/纳米片时代 (Samsung 3nm, Intel 20A/18A)
  │   纳米片结构带来新的应力工程挑战与机遇
  │   - 纳米片堆叠中的应变弛豫
  │   - PMOS 可能采用 Ge/SiGe 纳米片
  ▼
未来  CFET（互补FET）堆叠结构
       应力工程将在垂直堆叠中面临新维度的挑战

各世代应力方案汇总（估算，未逐一核实）

技术路线对比

不同应力增强技术的对比

注：迁移率提升数值为综合各文献和行业报告的估算区间，因测量条件（低场/高场、室温/低温）和器件结构差异，实际值可能偏差较大。

应变硅 vs. 其他迁移率增强方案

上下游

上游——关键材料与设备

材料链：
  锗（Ge）原料 ──→ SiGe 靶材/气体（GeH₄）
                         │
  硅片（300mm SOI/体硅）──┤
                         ▼
                  选择性外延生长（SEG）设备
                         │
                  应力氮化硅薄膜（PECVD/LPCVD）
                         │
                  刻蚀设备（定义OD/Fin形状）
                         ▼
                   [进入标准CMOS流程]

关键设备供应商：

• 外延设备：Applied Materials（Centura系列）、ASM International、Tokyo Electron（TEL）——选择性外延生长 SiGe 是 e-SiGe 的核心工艺步骤
• 薄膜沉积设备：Applied Materials、Lam Research、ASM——用于沉积应力 SiN 薄膜
• 刻蚀设备：Lam Research、TEL、Applied Materials——用于定义源漏凹槽和侧壁

关键材料：

• 锗烷（GeH₄）：SiGe 外延的 Ge 源气体
• 硅烷/二氯硅烷：Si 源气体
• 应力氮化硅前驱体：SiH₄ + NH₃ 或 SiH₂Cl₂ + NH₃，通过工艺参数调控薄膜应力

中游——代工厂工艺整合

应力工程不是独立工艺模块，而是与整个晶体管工艺流程深度耦合：

简化工艺流程（以平面PMOS e-SiGe为例）：

  ① 浅沟隔离（STI）形成
  ② 栅极堆叠形成（多晶硅/High-k MG）
  ③ 轻掺杂漏（LDD）注入
  ④ 侧壁间隔层（Spacer）形成
  ⑤ 源漏凹槽刻蚀（Recess Etch）
  ⑥ ★ 嵌入式 SiGe 选择性外延生长（关键应变步骤）
  ⑦ 源漏注入 + 激活退火
  ⑧ ★ 应力薄膜沉积（DSL/SiN liner）
  ⑨ 硅化物（Silicide）形成
  ⑩ 接触孔 + 后道互连

下游——受益终端

应变硅技术改善的是晶体管基础性能，因此所有使用先进逻辑芯片的终端产品都是间接受益者：

• 智能手机 SoC（Apple A系列、Qualcomm Snapdragon）
• 数据中心 CPU/GPU（Intel Xeon、NVIDIA GPU）
• AI 加速器（NVIDIA H100、Google TPU）
• 5G 基带、自动驾驶芯片等

关键指标

重要说明：上述数值范围均为综合多篇学术文献和行业技术报告的估算值，具体因工艺世代、测试条件、器件结构不同而差异显著。各代工厂的具体工艺参数为商业机密，不会公开披露。

供需与市场数据

市场定位

应变硅不是独立的市场品类，而是先进逻辑工艺中的一个工艺模块/技术模块。它不单独出售，而是内嵌在代工服务中。因此不存在独立的”应变硅市场规模”数据。

但从产业链视角，可以关注以下关联市场：

需求驱动

• 先进制程产能扩张：TSMC/Intel/Samsung 新建 Fab 的设备采购中，外延设备为必采品类
• GAA 转型：纳米片结构可能需要新的应力方案，推动设备和工艺研发投资
• 成熟制程性能优化：28nm/40nm 等节点在汽车电子、IoT 领域需求稳定，应力方案仍在使用

代表公司与资本映射

设备端（最直接受益）

材料端

代工厂（技术使用者）

投资逻辑

核心观点

1. 应变硅是”隐性”但不可或缺的技术壁垒——不会出现在任何产品规格书上，但没有它，晶体管性能将倒退一个代际。这意味着掌握应力工程优化能力的代工厂具有持久的技术护城河。

2. 设备端确定性最高——无论采用何种应力方案，外延设备和应力薄膜沉积设备都是刚需。AMAT、ASM International 等在先进制程扩张周期中直接受益。

3. GAA 转型带来新增设备需求——纳米片结构的应力工程与 FinFET 有所不同（如纳米片释放后的应变弛豫、SiGe 纳米片的 Ge 扩散控制），可能催生对新工艺设备的需求或现有设备的升级换代。

4. 成熟制程的”存量”价值——28nm～65nm 节点仍在大量生产，e-SiGe 等应力方案在这些产线上持续运行，对应稳定的耗材和维护需求。

风险提示

• 应变硅不是独立投资主题，需放在整个半导体设备/代工投资框架中考虑
• 迁移率提升的边际收益在先进节点递减（应力技术已较成熟，进一步大幅提升空间有限）
• 新材料（如 III-V 族化合物）可能在更远期部分替代应变硅方案，但短期内不会

常见误读纠偏

❌ 误读一：“应变硅 = SOI 衬底”

纠偏：这是最常见的混淆。SOI（Silicon-on-Insulator）是一种衬底技术，通过埋氧层（BOX）隔离晶体管与衬底，减少寄生电容和漏电。而应变硅是一种应力工程技术，两者是正交概念。虽然存在 sSOI（strained SOI，应变硅 SOI）这种组合衬底，但它只是应变硅的众多实现方式之一。在主流代工厂中，局部应变技术（e-SiGe、DSL等）远比全局应变硅/SOI 衬底应用更广泛。

❌ 误读二：“进入 FinFET/GAA 时代后，应变硅就不重要了”

纠偏：恰恰相反。FinFET 时代不仅没有放弃应力工程，反而将其推到了新高度。Intel 在 14nm 首次使用 SiGe 作为 PMOS Fin 材料（而非纯 Si），这本身就是应变硅理念在三维结构中的演进。在 GAA/纳米片时代，SiGe 纳米片的应用更是进一步深化。应力工程的实现形式在变化（从平面到三维），但核心理念——利用应力增强迁移率——始终是晶体管设计的基石之一。

❌ 误读三：“应变硅可以无限提升性能”

纠偏：应变硅的性能增益存在边际递减效应。随着应力技术的不断叠加和优化，额外应力带来的边际迁移率提升越来越小。此外，在极高应力下，晶格缺陷（位错）风险增加，反而可能损害器件可靠性。更根本的是，在先进节点中，迁移率已经不是性能的主要瓶颈——短沟道效应、量子隧穿、互连RC延迟等因素的重要性上升，单纯的迁移率提升对整体电路性能的贡献在下降。

❌ 误读四：“应变硅只对 NMOS 有用”

纠偏：早期的全局应变硅方案（双轴拉伸）确实主要惠及 NMOS（电子迁移率在拉应力下显著提升）。但 e-SiGe 方案的引入使得 PMOS 成为应力工程的更大受益者——压应力下空穴迁移率的提升幅度甚至超过 NMOS。在现代 FinFET 中，PMOS 使用 SiGe Fin 后，其性能提升尤为显著。

学习路径

入门级（建立直觉）

1. 概念理解：搜索”strained silicon basics”或阅读维基百科 Strained silicon 词条
2. 类比思维：想象拉伸弹簧和压缩弹簧的弹力变化，对应拉应力和压应力对载流子运动的影响

进阶级（理解物理机制）

3. 经典文献：C.S. Smith, “Piezoresistance Effect in Germanium and Silicon,” Physical Review, Vol. 94, No. 1, 1954 —— 压阻效应的奠基性论文
4. 教材章节：读 S.M. Sze, Physics of Semiconductor Devices 中关于应变效应和异质结的章节
5. 综述论文：搜索 “strained silicon review” 在 IEEE IEDM 或 VLSI Symposium 的 tutorial/short course 材料

专家级（理解工艺实现）

6. Intel 技术论文：Intel 在 IEDM 上关于 90nm/65nm/45nm 的技术论文（如有公开版本）详细描述了应力方案的具体实施
7. IEDM/VLSI 论文集：每年的 IEDM 和 VLSI Symposium 有大量关于应力工程的最新进展
8. 器件仿真：学习使用 Sentaurus TCAD 等工具模拟应力分布和迁移率变化
9. 工艺整合视角：阅读 TSMC/Intel/Samsung 在各节点的技术日（Technology Symposium）公开资料

推荐关键词组合（用于文献搜索）

• “e-SiGe stressor” + “PMOS” + “mobility enhancement”
• “stress engineering” + “FinFET” + “IEDM”
• “nanosheet” + “strain” + “GAA FET”
• “piezoresistance silicon” + “uniaxial stress”

一句话总结

应变硅是半导体产业二十年来最”低调”的核心技术之一——它通过物理应力改变硅的能带结构来提升晶体管速度，虽不改变尺寸，却每一代都在”免费”贡献 20%～40% 的性能增益，是摩尔定律得以持续的关键推手之一。

延伸阅读与来源

⚠️ 诚实声明：本页撰写时网络检索全部失败（HTTP 403），因此以下来源为基于学术/行业常识的推荐，本页具体数字和参数均系综合已有文献知识的估算，未逐一回溯原文核实。读者如需引用具体数字，请自行查证原文。

1. 奠基文献

   • C.S. Smith, “Piezoresistance Effect in Germanium and Silicon,” Phys. Rev. 94(1), 1954

2. 技术综述

   • M.L. Lee et al., “Strained Si, SiGe, and Ge Channels for High-Mobility Metal-Oxide-Semiconductor Field-Effect Transistors,” J. Appl. Phys. 97, 011101, 2005
   • S. Thompson et al., “A 90 nm Logic Technology Featuring Strained Silicon,” IEEE Trans. Electron Devices, 2004

3. FinFET 时代的应力工程

   • C.-H. Jan et al., “A 22nm SoC Platform Technology Featuring 3-D Tri-Gate and High-k/Metal Gate,” IEDM 2012（Intel 关于 22nm FinFET 的里程碑论文）

4. 行业报告/公开资料

   • 各代工厂技术研讨会（TSMC Technology Symposium, Intel Architecture Day, Samsung Foundry Forum）公开资料
   • imec（比利时微电子研究中心）年度技术报告中的应力工程章节

5. 教材

   • S.M. Sze & K.K. Ng, Physics of Semiconductor Devices, 3rd Ed.
   • Y. Taur & T.H. Ning, Fundamentals of Modern VLSI Devices, 2nd Ed.

6. 数据与市场参考

   • SEMI（国际半导体产业协会）设备市场报告
   • 各设备厂商（AMAT、ASM、TEL、Lam）财报及投资者日材料

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