Stripline（带状线）

3 秒看懂

Stripline（带状线） 是一种将导体条完全夹在两层接地平面之间的传输线结构，中间填充均匀介质。它是 PCB 上承载高速信号（PCIe、NVLink 等）的核心物理层拓扑之一——AI 服务器主板和加速卡上数以万计的高速差分走线，很大比例就工作在 stripline 模式下。

3 分钟产业解释

为什么 AI 产业需要关心一种”PCB 走线结构”？

在 AI 基础设施中，计算力的瓶颈不仅在芯片内部，也在芯片之间的信号传输质量上。一块 NVIDIA DGX 主板或 HGX 模组上，GPU 之间通过 NVLink 互连、网卡通过 PCIe 链路对接 CPU——这些信号在 PCB 铜箔走线中传播；GPU 与 HBM 之间的数千根数据线则位于封装内的硅中介层（interposer）或嵌入式多芯桥接（EMIB）上，属于封装级互连。所有高速信号均以 数十 GHz 的基频或数十 Gbps 的波特率 运行。

走线物理结构的选择，直接决定了：

• 信号完整性（SI）：串扰、衰减、色散是否可控
• 电磁辐射（EMI）：是否向外界泄漏干扰
• 阻抗控制精度：链路能否维持眼图张开
• 布线密度：单位面积能放多少条高速通道

Stripline 因其完全被两层参考地屏蔽的结构，在串扰抑制和 EMI 控制方面具有天然优势，是 高速数字互连 PCB 设计的主流内层走线方案。

产业定位一句话

Stripline 不是芯片，不是协议，而是让芯片间高速信号”走得好”的物理层基础工艺——类似于高速公路上的路面平整度，虽然不直接产出算力，但决定算力能否高效传递。

15 分钟专家深入

1. Stripline vs. 其他传输线：为什么选它

PCB 上的传输线主要有三种拓扑：

在 AI 加速卡/服务器主板上，绝大多数高速差分对（PCIe Gen5/Gen6、NVLink 等）选择在内层以 edge-coupled stripline differential pair 形式布线，正是因为在 32–64 GT/s 乃至更高速率下，串扰和 EMI 的控制要求极为苛刻。

2. AI 硬件中的 Stripline 实战

一块典型的 8-GPU AI 服务器主板（如 HGX/DGX 级别）的 PCB 通常有 16–24 层甚至更多。其中：

• 表层（L1/L24）：元器件焊盘、较短的走线、射频前端等，常为 microstrip
• 内层信号层：高速信号走线，以 stripline 形式 夹在两个相邻参考地层之间
• 电源/接地层：提供低阻抗参考平面和供电

关键高速接口的走线策略：

需要说明的是，HBM 与 GPU/ASIC 之间的数据通道位于封装内的硅中介层（interposer）或嵌入式多芯桥接（EMIB）上，并非传统 PCB 走线。在 GPU 与外部互连（如 NVLink、PCIe）的 PCB 走线中，密集内层 stripline 依然是关键挑战。

技术原理（最深）

1. 基本结构

Stripline 横截面示意图
══════════════════════════════════
  Ground Plane (上层接地面)
──────────────────────────────────
  |        介质 (εr)           |
  |                            |
  |      ┌──────────┐         |
  |      │  导体条   │         |
  |      │  (宽度 w) │         |
  |      └──────────┘         |
  |    (厚度 t，居中或偏置)      |
  |                            |
──────────────────────────────────
  Ground Plane (下层接地面)
══════════════════════════════════

  b = 两层接地面之间的总间距
  h = 导体条到一侧地平面的距离
    （对称情况下 h = b/2）
  w = 导体条宽度
  t = 导体条厚度
  εr = 介质相对介电常数

• 导体条被两层接地平面完全包夹
• 介质均匀填充（实际 PCB 中为 FR-4、Megtron 6/7 等高速板材）
• 电磁场被完全约束在两层地之间，无边缘辐射

2. 传播模式

Stripline 的主模是 TEM（横电磁波）模式：

• 电场 E 和磁场 H 均垂直于传播方向
• 无截止频率，理论上可从 DC 传播到极高频率
• 在实际 PCB 中由于介质损耗和导体损耗，高频信号存在衰减，但传播模式在常用频率范围内仍近似 TEM（准 TEM）

传播速度：

v = c / √εr

其中 c ≈ 3×10⁸ m/s（光速）

以 FR-4（εr ≈ 4.2–4.5）为例：

• v ≈ 1.41–1.46 × 10⁸ m/s ≈ 光速的 47%–49%
• 传播延迟 ≈ 6.9–7.1 ps/cm（约 170–175 ps/inch）

对于高速板材如 Megtron 7（εr ≈ 3.0–3.4 [板材厂商数据]）：

• v 更高，延迟更低，有利于高速信号传播

3. 特性阻抗

对于对称 stripline（导体条居中放置，h₁ = h₂ = b/2），当 t << b 时，特性阻抗的近似公式（IPC-2141）为：

Z₀ = (60 / √εr) × ln(1.9(2b + t) / (0.8w + t))

简化形式（极薄导体，t → 0）：
Z₀ ≈ (30π / √εr) × [b / (w_eff + 0.441b)]

其中 w_eff ≈ w（当 t/b < 0.1）

注意：以上公式来源于经典的传输线理论近似解（参见 Pozar《Microwave Engineering》及 IPC 标准）。实际 PCB 设计中使用 2.5D/3D 电磁场仿真工具（HFSS、SIwave 等）获取精确阻抗值。

阻抗的定性依赖关系：

4. 差分 Stripline（Edge-Coupled）

在 AI 硬件的高速串行链路中，几乎全部使用差分信号。两条导体条平行放置在两层地平面之间，构成 edge-coupled stripline differential pair：

Edge-Coupled Stripline 横截面
══════════════════════════════════
  Ground Plane
──────────────────────────────────
  |                            |
  |      ┌────┐  ┌────┐       |
  |      │ D+ │  │ D- │       |
  |      └────┘  └────┘       |
  |       ← s →               |
  |                            |
──────────────────────────────────
  Ground Plane
══════════════════════════════════

  w = 单根线宽
  s = 差分对内间距（edge-to-edge）
  b = 地平面间距

差分阻抗：

Z_diff = 2 × Z_odd

其中 Z_odd 为奇模阻抗

在 AI 服务器 PCB 中常见的差分阻抗目标：

• PCIe / NVLink：85Ω 或 100Ω 差分阻抗（依规范要求）

5. 损耗机制

Stripline 中信号衰减来自三个源头：

总损耗 α_total = α_d + α_c + α_r

α_d = 介质损耗（与频率近似成正比，tanδ 越大损耗越高）
α_c = 导体损耗（与 √频率 成正比，受铜箔粗糙度影响）
α_r = 辐射损耗（stripline 中 ≈ 0，因完全屏蔽）

• 介质损耗 α_d：在频率超过 ~10 GHz 后成为主导损耗。普通 FR-4 的损耗因子（Df / tanδ）约为 0.01–0.02 [板材供应商数据], 高速板材 Megtron 6 约 0.002–0.004, Megtron 7 更低
• 导体损耗 α_c：受铜箔表面粗糙度影响显著。光滑铜（reverse-treated copper）可降低约 20%–30% 的导体损耗 [行业文献估算]；在 28 GHz 以上频率，铜箔粗糙度的影响变得非常显著
• 辐射损耗 α_r：stripline 中理论上为零——这是相比 microstrip 的重要优势之一

在 112G PAM4（56 GHz Nyquist 频率）的场景下，stripline 的损耗控制是决定走线最大长度、是否需要 retimer 的关键因素。

6. Stripline 与 Microstrip 的关键区别——物理机制

Microstrip:
  ┌──────────┐
  │  导体条   │ ←→ 电磁场部分暴露在空气中
  └──────────┘      → 有效介电常数是空气+基板的混合
  ██████████████
  ████████████████  接地平面

Stripline:
  ████████████████  上层接地面
  ┌──────────┐
  │  导体条   │ ←→ 电磁场完全约束在均匀介质中
  └──────────┘      → 有效介电常数 = 基板介电常数
  ████████████████  下层接地面

Microstrip 的有效介电常数 ε_eff 介于 1（空气）和 ε_r（基板）之间，而 stripline 的 ε_eff ≈ ε_r。这意味着 stripline 的色散（频率相关的相速变化）更小，信号脉冲在传播中保持波形完整性的能力更强——这在 PAM4 等对信噪比敏感的调制方式中至关重要。

技术演进史

趋势：每一代数据速率翻倍，对 stripline 的要求就严苛一个量级——损耗预算收紧、阻抗公差缩小、走线间距压缩。

技术路线对比

PCB 内高速传输线拓扑量化对比

上下游

产业链图谱

上游材料                    中游设计与制造                  下游应用
┌─────────────┐      ┌──────────────────┐      ┌─────────────────┐
│ 高速覆铜板   │      │ PCB 设计 (EDA)    │      │ AI 服务器/加速卡  │
│ (CCL)       │─────→│                  │─────→│ (DGX, HGX)      │
│ - 生益科技   │      │ - Cadence Allegro│      │                  │
│ - 联茂/台耀  │      │ - Siemens Xpedition     │ 数据中心交换机    │
│ - 松下(M系列)│      │ - Ansys SIwave   │      │ (400G/800G)      │
└─────────────┘      │ - Keysight ADS   │      │                  │
                      └──────────────────┘      │ 基站/通信设备     │
┌─────────────┐              ↑                  └─────────────────┘
│ 铜箔         │      ┌──────────────────┐
│ - 低粗糙度铜  │─────→│ 高端 PCB 制造商   │
│ - Mitsui矿业 │      │ - 深南电路        │
│ - Furukawa   │      │ - 沪电股份        │
└─────────────┘      │ - TTM Technologies│
                      │ - AT&S           │
┌─────────────┐      │ - Unimicron      │
│ 半固化片     │      └──────────────────┘
│ (Prepreg)   │─────→        ↑
└─────────────┘      ┌──────────────────┐
                      │ 电磁仿真/测试     │
                      │ - Ansys HFSS     │
                      │ - Keysight       │
                      │ - Tektronix      │
                      └──────────────────┘

关键上游材料与 Stripline 性能的关系

关键指标

衡量 Stripline 走线质量的核心参数

供需与市场数据

与 Stripline 相关的产业数据

说明：以下数据为产业链关联估算，不构成精确财务数据。Stripline 本身不独立成为产品类别，其价值嵌入在整个 PCB 和板材产业链中。

核心逻辑：AI 大模型训练/推理集群 → 高速互连带宽需求翻倍 → 要求更低损耗、更精确阻抗控制的 stripline 走线 → 拉动高端 CCL（低 Df 材料）和高端 PCB 制造（更严格公差）的需求。

代表公司与资本映射

上游材料

中游 PCB 制造

EDA/仿真工具

投资逻辑

核心投资线索

1. AI 算力爆发 → 高速 PCB 需求链式传导

AI 训练/推理需求增长
  → 更多 GPU/加速卡（如 NVIDIA B200/GB300）
    → 更高带宽互连（NVLink 5th gen, PCIe Gen6）
      → PCB 需更多层数、更高速板材、更精确走线控制
        → 高端 CCL + 高端 PCB 制造双重受益

2. 每一代速率升级 = 材料单价提升 + 板材用量增加

• 从 PCIe Gen4 到 Gen5 到 Gen6，所需板材等级从标准高速提升到超低损耗，单价显著提升
• 层数从 16 层可能增加到 20+ 层，板材用量增加
• “量价齐升”逻辑

3. 国产替代逻辑（中国市场）

• 高端 CCL 领域松下 Megtron 系列长期占主导
• 生益科技等国产厂商正加速追赶，AI 服务器 PCB 需求增长为国产替代提供窗口

风险提示

• Stripline 的技术壁垒更多在 PCB 制造工艺和板材配方，而非设计方法论本身（后者已有成熟 EDA 工具）
• 高端 CCL 市场集中度高，松下等日本厂商的技术领先在缩小但未消失
• AI 需求的周期性波动会直接影响 PCB 订单

常见误读纠偏

误读 ❶：“Stripline 和 Microstrip 只是叫法不同，本质一样”

纠偏：二者在电磁场分布、辐射特性、色散行为和串扰特性上有本质差异。

• Microstrip 是开放结构，电磁场部分暴露在空气中，会辐射电磁能量；有效介电常数是频率相关的（色散），在极高速率下影响信号完整性
• Stripline 是全封闭结构，电磁场完全约束在两层地之间，辐射为零，色散极小
• 在 32 GT/s 及以上速率的 AI 互连中，这个差异不是学术上的，而是决定链路能否工作的工程差异

误读 ❷：“Stripline 损耗比 Microstrip 低，因为它没有辐射损耗”

纠偏：Stripline 的辐射损耗确实约为零，但总损耗不一定比 microstrip 低。

• Stripline 中电磁场完全在介质中传播，有效介电常数 = ε_r（全介质）
• Microstrip 中部分场在空气中，有效介电常数 < ε_r，介质损耗更低
• 在相同长度、相同频率下，stripline 的介质损耗可能高于 microstrip
• Stripline 的优势在于可控性和可预测性（无色散、无辐射、串扰可精确建模），而非绝对损耗更低
• 实际设计中需根据链路损耗预算和 EMI/串扰要求做 trade-off，不是无脑选 stripline

误读 ❸：“Stripline 设计只关注阻抗，只要 Z₀ 对了就没问题”

纠偏：阻抗匹配只是基本门槛，远非全部。

• 在 56 GHz+ 频率下（112G PAM4 的 Nyquist 频率），损耗预算 通常比阻抗更紧张
• 差分对内 skew（时延匹配）、对间串扰、过孔/连接器处的阻抗不连续性 都是关键挑战
• 铜箔粗糙度在极高频率下的影响可能比阻抗偏差更大
• PCB 设计是系统性工程，stripline 走线只是其中一环，但往往是最长、损耗占比最大的一环

学习路径

入门（1–2 周）

1. 阅读 David Pozar《Microwave Engineering》 第3章（Transmission Lines）——理解 TEM 传输线基本理论
2. 阅读 Howard Johnson《High-Speed Digital Design: A Handbook of Black Magic》——理解高速数字设计中传输线的实际问题
3. 在 EDA 工具中画一条 stripline 走线，计算阻抗，感受参数变化的影响

进阶（1–2 月）

4. 学习 IPC-2141（Controlled Impedance Circuit Boards and High Speed Logic Design）标准
5. 掌握 Ansys SIwave 或 Cadence Sigrity 中的 PCB 级信号完整性仿真
6. 阅读 Eric Bogatin《Signal and Power Integrity – Simplified》——SI/PI 工程实战

深入（持续）

7. 研究 PCIe Gen5/Gen6 物理层规范中的走线要求
8. 学习 HBM 接口 PCB 设计（JEDEC 规范 + 各厂商应用笔记）
9. 关注 224G SerDes 相关的技术讨论和标准化进展
10. 动手做 TDR（时域反射计）测量，对比仿真与实测的差异

一句话总结

Stripline 是 AI 高速互连的”隐形高速公路路基”——它不直接产生算力，但 PCB 上每一条被两层地平面夹住的铜箔走线，都在默默决定着 GPU 间数十 GB/s 数据流的信号质量和传输距离，其材料选择和工艺精度已成为 AI 基础设施算力释放的关键瓶颈之一。

延伸阅读与来源

经典教材

• David M. Pozar, Microwave Engineering, 4th Edition —— 传输线理论权威教材
• Howard W. Johnson & Martin Graham, High-Speed Digital Design —— 高速数字设计”黑魔法”圣经
• Eric Bogatin, Signal and Power Integrity – Simplified —— SI/PI 实战入门

标准与规范

• IPC-2141A: Controlled Impedance Circuit Boards and High Speed Logic Design
• IPC-TM-650: 测试方法手册（特性阻抗测试方法 2.5.5.7）
• PCIe CEM（Card Electromechanical）规范：对 PCB 走线阻抗、损耗的量化要求
• JEDEC HBM 规范（JESD235 系列）—— 定义 HBM 互连电特性（虽不直接规定 PCB stripline，但对系统级信号完整性有关联影响）