Stripline（帶狀線）

3 秒看懂

Stripline（帶狀線） 是一種將導體條完全夾在兩層接地平面之間的傳輸線結構，中間填充均勻介質。它是 PCB 上承載高速訊號（PCIe、NVLink 等）的核心物理層拓撲之一——AI 伺服器主機板和加速卡上數以萬計的高速差分走線，很大比例就工作在 stripline 模式下。

3 分鐘產業解釋

為什麼 AI 產業需要關心一種”PCB 走線結構”？

在 AI 基礎設施中，計算力的瓶頸不僅在晶片內部，也在晶片之間的訊號傳輸質量上。一塊 NVIDIA DGX 主機板或 HGX 模組上，GPU 之間通過 NVLink 互連、網絡卡通過 PCIe 鏈路對接 CPU——這些訊號在 PCB 銅箔走線中傳播；GPU 與 HBM 之間的數千根資料線則位於封裝內的矽中介層（interposer）或嵌入式多芯橋接（EMIB）上，屬於封裝級互連。所有高速訊號均以 數十 GHz 的基頻或數十 Gbps 的波特率 執行。

走線物理結構的選擇，直接決定了：

訊號完整性（SI）：串擾、衰減、色散是否可控
電磁輻射（EMI）：是否向外界洩漏干擾
阻抗控制精度：鏈路能否維持眼圖張開
佈線密度：單位面積能放多少條高速通道

Stripline 因其完全被兩層參考地遮蔽的結構，在串擾抑制和 EMI 控制方面具有天然優勢，是 高速數字互連 PCB 設計的主流內層走線方案。

產業定位一句話

Stripline 不是晶片，不是協議，而是讓晶片間高速訊號”走得好”的物理層基礎工藝——類似於高速公路上的路面平整度，雖然不直接產出算力，但決定算力能否高效傳遞。

15 分鐘專家深入

1. Stripline vs. 其他傳輸線：為什麼選它

PCB 上的傳輸線主要有三種拓撲：

特性	微帶線（Microstrip）	帶狀線（Stripline）	共面波導（CPW）
導體位置	PCB 表層，一側參考地	PCB 內層，兩側參考地	PCB 表層，兩側共面接地
遮蔽性	差（開放結構）	優（完全封閉）	中等
EMI 輻射	較高	極低	低
串擾抑制	一般	好	一般
阻抗控制精度	受表面粗糙度影響	受控性好	中等
製造成本	低	較高（需內層走線）	中等
頻率適用	DC ~ 數十 GHz	DC ~ 數十 GHz	DC ~ 100+ GHz
典型應用場景	射頻前端、低速訊號	高速數字訊號內層走線	射頻探針、毫米波

在 AI 加速卡/伺服器主機板上，絕大多數高速差分對（PCIe Gen5/Gen6、NVLink 等）選擇在內層以 edge-coupled stripline differential pair 形式佈線，正是因為在 32–64 GT/s 乃至更高速率下，串擾和 EMI 的控制要求極為苛刻。

2. AI 硬體中的 Stripline 實戰

一塊典型的 8-GPU AI 伺服器主機板（如 HGX/DGX 級別）的 PCB 通常有 16–24 層甚至更多。其中：

表層（L1/L24）：元器件焊盤、較短的走線、射頻前端等，常為 microstrip
內層訊號層：高速訊號走線，以 stripline 形式 夾在兩個相鄰參考地層之間
電源/接地層：提供低阻抗參考平面和供電

關鍵高速介面的走線策略：

介面	速率量級	典型走線形式	Stripline 優勢
PCIe Gen5 x16	32 GT/s, NRZ	內層 stripline 差分對	EMI 控制，串擾抑制
PCIe Gen6 x16	64 GT/s, PAM4	內層 stripline 差分對	更高的訊號完整性要求
NVLink (4th/5th gen)	50+ GB/s 雙向	內層 stripline	多通道密集走線需低串擾
乙太網路 400G/800G MAC-to-PHY	112G PAM4	內層 stripline 差分對	高頻損耗與串擾控制

需要說明的是，HBM 與 GPU/ASIC 之間的資料通道位於封裝內的矽中介層（interposer）或嵌入式多芯橋接（EMIB）上，並非傳統 PCB 走線。在 GPU 與外部互連（如 NVLink、PCIe）的 PCB 走線中，密集內層 stripline 依然是關鍵挑戰。

技術原理（最深）

1. 基本結構

Stripline 橫截面示意圖
══════════════════════════════════
  Ground Plane (上層接地面)
──────────────────────────────────
  |        介質 (εr)           |
  |                            |
  |      ┌──────────┐         |
  |      │  導體條   │         |
  |      │  (寬度 w) │         |
  |      └──────────┘         |
  |    (厚度 t，居中或偏置)      |
  |                            |
──────────────────────────────────
  Ground Plane (下層接地面)
══════════════════════════════════

  b = 兩層接地面之間的總間距
  h = 導體條到一側地平面的距離
    （對稱情況下 h = b/2）
  w = 導體條寬度
  t = 導體條厚度
  εr = 介質相對介電常數

導體條被兩層接地平面完全包夾
介質均勻填充（實際 PCB 中為 FR-4、Megtron 6/7 等高速板材）
電磁場被完全約束在兩層地之間，無邊緣輻射

2. 傳播模式

Stripline 的主模是 TEM（橫電磁波）模式：

電場 E 和磁場 H 均垂直於傳播方向
無截止頻率，理論上可從 DC 傳播到極高頻率
在實際 PCB 中由於介質損耗和導體損耗，高頻訊號存在衰減，但傳播模式在常用頻率範圍內仍近似 TEM（準 TEM）

傳播速度：

v = c / √εr

其中 c ≈ 3×10⁸ m/s（光速）

以 FR-4（εr ≈ 4.2–4.5）為例：

v ≈ 1.41–1.46 × 10⁸ m/s ≈ 光速的 47%–49%
傳播延遲 ≈ 6.9–7.1 ps/cm（約 170–175 ps/inch）

對於高速板材如 Megtron 7（εr ≈ 3.0–3.4 [板材廠商資料]）：

v 更高，延遲更低，有利於高速訊號傳播

3. 特性阻抗

對於對稱 stripline（導體條居中放置，h₁ = h₂ = b/2），當 t << b 時，特性阻抗的近似公式（IPC-2141）為：

Z₀ = (60 / √εr) × ln(1.9(2b + t) / (0.8w + t))

簡化形式（極薄導體，t → 0）：
Z₀ ≈ (30π / √εr) × [b / (w_eff + 0.441b)]

其中 w_eff ≈ w（當 t/b &lt; 0.1）

注意：以上公式來源於經典的傳輸線理論近似解（參見 Pozar《Microwave Engineering》及 IPC 標準）。實際 PCB 設計中使用 2.5D/3D 電磁場模擬工具（HFSS、SIwave 等）獲取精確阻抗值。

阻抗的定性依賴關係：

引數變化	Z₀ 變化方向	原因
線寬 w 增大	Z₀ 降低	導體與地平面耦合增強，電容增大
介質厚度 b 增大	Z₀ 升高	導體與地平面距離增大，電容減小
介電常數 εr 增大	Z₀ 降低	電容增大
導體厚度 t 增大	Z₀ 略微降低	邊緣場效應

4. 差分 Stripline（Edge-Coupled）

在 AI 硬體的高速序列鏈路中，幾乎全部使用差分訊號。兩條導體條平行放置在兩層地平面之間，構成 edge-coupled stripline differential pair：

Edge-Coupled Stripline 橫截面
══════════════════════════════════
  Ground Plane
──────────────────────────────────
  |                            |
  |      ┌────┐  ┌────┐       |
  |      │ D+ │  │ D- │       |
  |      └────┘  └────┘       |
  |       ← s →               |
  |                            |
──────────────────────────────────
  Ground Plane
══════════════════════════════════

  w = 單根線寬
  s = 差分對內間距（edge-to-edge）
  b = 地平面間距

差分阻抗：

Z_diff = 2 × Z_odd

其中 Z_odd 為奇模阻抗

在 AI 伺服器 PCB 中常見的差分阻抗目標：

PCIe / NVLink：85Ω 或 100Ω 差分阻抗（依規範要求）

5. 損耗機制

Stripline 中訊號衰減來自三個源頭：

總損耗 α_total = α_d + α_c + α_r

α_d = 介質損耗（與頻率近似成正比，tanδ 越大損耗越高）
α_c = 導體損耗（與 √頻率 成正比，受銅箔粗糙度影響）
α_r = 輻射損耗（stripline 中 ≈ 0，因完全遮蔽）

介質損耗 α_d：在頻率超過 ~10 GHz 後成為主導損耗。普通 FR-4 的損耗因子（Df / tanδ）約為 0.01–0.02 [板材供應商資料], 高速板材 Megtron 6 約 0.002–0.004, Megtron 7 更低
導體損耗 α_c：受銅箔表面粗糙度影響顯著。光滑銅（reverse-treated copper）可降低約 20%–30% 的導體損耗 [行業文獻估算]；在 28 GHz 以上頻率，銅箔粗糙度的影響變得非常顯著
輻射損耗 α_r：stripline 中理論上為零——這是相比 microstrip 的重要優勢之一

在 112G PAM4（56 GHz Nyquist 頻率）的場景下，stripline 的損耗控制是決定走線最大長度、是否需要 retimer 的關鍵因素。

6. Stripline 與 Microstrip 的關鍵區別——物理機制

Microstrip:
  ┌──────────┐
  │  導體條   │ ←→ 電磁場部分暴露在空氣中
  └──────────┘      → 有效介電常數是空氣+基板的混合
  ██████████████
  ████████████████  接地平面

Stripline:
  ████████████████  上層接地面
  ┌──────────┐
  │  導體條   │ ←→ 電磁場完全約束在均勻介質中
  └──────────┘      → 有效介電常數 = 基板介電常數
  ████████████████  下層接地面

Microstrip 的有效介電常數 ε_eff 介於 1（空氣）和 ε_r（基板）之間，而 stripline 的 ε_eff ≈ ε_r。這意味著 stripline 的色散（頻率相關的相速變化）更小，訊號脈衝在傳播中保持波形完整性的能力更強——這在 PAM4 等對訊雜比敏感的調變方式中至關重要。

技術演進史

年代	里程碑	與 AI 硬體的關聯
1952	Robert M. Barrett 等人在 AFCRC 首次發表 stripline 概念（當時稱 “strip transmission line”）	軍事雷達系統中的微波互連
1960s	TEM 模式理論分析完善，成為微波工程教科書標準內容	通訊基礎設施的 PCB 設計
1970s–80s	多層 PCB 工藝成熟，stripline 開始廣泛用於商用 PCB	早期計算機匯流排設計
1990s	EDA 工具（如早期的 HyperLynx）開始支援 stripline 阻抗計算與模擬	高速數字設計時代來臨
2000s	差分 stripline 設計方法論成熟，PCIe 1.0–3.0 推動	伺服器主機板高速序列鏈路
2010s	PCIe Gen4 (16 GT/s)、56G PAM4 出現，對損耗和串擾要求急劇提高	AI 訓練叢集開始興起，NVLink 引入
2020s	PCIe Gen5 (32 GT/s)、Gen6 (64 GT/s)、112G SerDes；HBM3/3E 的封裝內（矽中介層/EMIB）互連挑戰	GPU 互連密度爆炸，stripline 設計精度要求達到前所未有的水平
2025+	224G SerDes、PCIe Gen7 研討中；低損耗超低粗糙度銅箔與超低 Df 材料成為必需	下一代 AI 加速器互連頻寬持續翻倍

趨勢：每一代資料速率翻倍，對 stripline 的要求就嚴苛一個量級——損耗預算收緊、阻抗公差縮小、走線間距壓縮。

技術路線對比

PCB 內高速傳輸線拓撲量化對比

引數	對稱 Stripline	偏置 Stripline（導體不居中）	Microstrip（表層）	共面波導 GCPW
遮蔽性	★★★★★ 完全遮蔽	★★★★ 高	★★ 較差	★★★ 中
EMI 輻射	≈ 0	極低	較高	低
傳播速度	c/√εr（較低）	c/√ε_eff（略高於對稱）	c/√ε_eff（較高）	c/√ε_eff
損耗（@28 GHz）	中高（全在介質中）	中高	中（部分在空氣中）	中低
色散	極低	低	中等	低
走線密度	高（內層）	高	中（需間距）	中
製造複雜度	高（需精確內層蝕刻與層壓對準）	中高	低	中
阻抗控制精度	±5%–10%（視工藝）	±5%–10%	±8%–15%	±8%–12%
典型 Z₀ 範圍	30–100Ω	30–100Ω	30–100Ω	20–120Ω
差分阻抗控制	★★★★★	★★★★	★★★	★★★
典型 AI 硬體應用	PCIe、NVLink 等 GPU 互連內層走線	對層疊受限時的折中	射頻前端、短距離	射頻探針、晶片封裝級

上下游

產業鏈圖譜

上游材料                    中游設計與製造                  下游應用
┌─────────────┐      ┌──────────────────┐      ┌─────────────────┐
│ 高速覆銅板   │      │ PCB 設計 (EDA)    │      │ AI 伺服器/加速卡  │
│ (CCL)       │─────→│                  │─────→│ (DGX, HGX)      │
│ - 生益科技   │      │ - Cadence Allegro│      │                  │
│ - 聯茂/臺耀  │      │ - Siemens Xpedition     │ 資料中心交換器    │
│ - 松下(M系列)│      │ - Ansys SIwave   │      │ (400G/800G)      │
└─────────────┘      │ - Keysight ADS   │      │                  │
                      └──────────────────┘      │ 基站/通訊裝置     │
┌─────────────┐              ↑                  └─────────────────┘
│ 銅箔         │      ┌──────────────────┐
│ - 低粗糙度銅  │─────→│ 高階 PCB 製造商   │
│ - Mitsui礦業 │      │ - 深南電路        │
│ - Furukawa   │      │ - 滬電股份        │
└─────────────┘      │ - TTM Technologies│
                      │ - AT&S           │
┌─────────────┐      │ - Unimicron      │
│ 半固化片     │      └──────────────────┘
│ (Prepreg)   │─────→        ↑
└─────────────┘      ┌──────────────────┐
                      │ 電磁模擬/測試     │
                      │ - Ansys HFSS     │
                      │ - Keysight       │
                      │ - Tektronix      │
                      └──────────────────┘

關鍵上游材料與 Stripline 效能的關係

材料	關鍵引數	對 Stripline 的影響
高速覆銅板（CCL）	介電常數 εr、損耗因子 Df/tanδ	直接決定訊號損耗和傳播速度；Df 越低越好
銅箔	表面粗糙度（Rz）	粗糙度越大，高頻導體損耗越大；超低粗糙度銅是高階 PCB 必需
半固化片（Prepreg）	εr 一致性、厚度均勻性	影響阻抗控制精度和層間對準
綠油/阻焊膜	εr（表層影響 microstrip，對 stripline 影響小）	Stripline 因在內層，受阻焊膜影響較小

關鍵指標

衡量 Stripline 走線質量的核心引數

指標	定義	AI 硬體典型要求（量級）	備註
特性阻抗 Z₀	單端阻抗	50Ω（±5%–10%）	公差由 PCB 製造工藝控制
差分阻抗 Z_diff	差分對阻抗	85Ω 或 100Ω（±10%）	依介面規範（PCIe 等）
插入損耗 IL	訊號經走線後的功率衰減	與走線長度和頻率相關；PCIe Gen5 在 16 GHz 處有鏈路損耗預算	越低越好
回波損耗 RL	阻抗不匹配導致的反射	> 15–20 dB（在工作頻帶內）	越高越好
串擾（NEXT/FEXT）	相鄰走線間的耦合干擾	< -30 至 -40 dB	越低越好
走線 skew	差分對內兩條線的時延差	PCIe Gen5: < 5 mils [規範參考值]	影響訊號時序裕量
走線長度公差	差分對長度匹配	< 2–5 mils（視速率）	高速訊號對匹配極敏感
介質厚度控制	參考平面間距 b 的均勻性	±8%–10%	直接影響 Z₀ 均勻性

供需與市場資料

與 Stripline 相關的產業資料

說明：以下資料為產業鏈關聯估算，不構成精確財務資料。Stripline 本身不獨立成為產品類別，其價值嵌入在整個 PCB 和板材產業鏈中。

資料維度	數值/量級	來源口徑
全球高階 PCB 市場（含 AI 伺服器用）	數百億美元量級	[行業報告估算]
AI 伺服器單板 PCB 層數	16–24+ 層	[PCB 設計實踐]
AI 伺服器 PCB 單板價值（8-GPU 級）	數千至近萬美元（視規格）	[供應鏈估算]
高速 CCL 市場增速	雙位數年增長（受 AI 需求拉動）	[行業報告估算]
低損耗 CCL（Df < 0.005）需求趨勢	快速增長，AI 伺服器為最大拉動力	[行業報告估算]
PCB 板材中 Megtron 系列市佔率	在高階伺服器 PCB 領域佔主導地位（具體份額未充分揭露）	[行業觀察]

核心邏輯：AI 大型模型訓練/推論叢集 → 高速互連頻寬需求翻倍 → 要求更低損耗、更精確阻抗控制的 stripline 走線 → 拉動高階 CCL（低 Df 材料）和高階 PCB 製造（更嚴格公差）的需求。

代表公司與資本對映

上游材料

公司	角色	與 Stripline 的關係	上市資訊
松下電工（Panasonic）	Megtron 6/7 系列高速 CCL	行業標杆級低損耗板材，AI 伺服器 PCB 首選	TYO: 6752
生益科技	國產高速 CCL 龍頭	高頻高速板材產品線，受益於國產替代	SH: 600183
聯茂電子（ITEQ）	臺灣高速 CCL 廠	高頻板材供應商，供應全球 PCB 廠	TWSE: 6213
臺耀科技（TUC）	臺灣 CCL 廠	高頻板材，AI 相關訂單增長	TWSE: 6274
Mitsui Mining & Smelting（三井金屬）	超低粗糙度銅箔	高階 stripline 走線需要超低粗糙度銅箔	TYO: 5706

中游 PCB 製造

公司	角色	與 Stripline 的關係	上市資訊
深南電路	中國高階 PCB 龍頭	AI 伺服器用多層板，stipline 工藝核心能力	SZ: 002916
滬電股份	高階 PCB 製造商	高速通訊/AI 伺服器 PCB	SZ: 002463
TTM Technologies	北美最大 PCB 廠	供應美國 AI 硬體廠商的高階 PCB	NASDAQ: TTMI
AT&S	歐洲高階 PCB/IC 載板廠	AI 相關高階 PCB	VIE: ATS
Unimicron（欣興電子）	臺灣高階 PCB/IC 載板	AI 伺服器 PCB 供應商	TWSE: 3037

EDA/模擬工具

公司	產品	作用
Cadence	Allegro PCB SI	PCB 級訊號完整性分析，stripline 阻抗建模
Siemens EDA	HyperLynx / Xpedition	高速訊號完整性模擬
Ansys	HFSS / SIwave	3D 全波電磁模擬，精確建模 stripline 結構
Keysight	ADS / PathWave	射頻/高速訊號模擬與測量

投資邏輯

核心投資線索

1. AI 算力爆發 → 高速 PCB 需求鏈式傳導

AI 訓練/推論需求增長
  → 更多 GPU/加速卡（如 NVIDIA B200/GB300）
    → 更高頻寬互連（NVLink 5th gen, PCIe Gen6）
      → PCB 需更多層數、更高速板材、更精確走線控制
        → 高階 CCL + 高階 PCB 製造雙重受益

2. 每一代速率升級 = 材料單價提升 + 板材用量增加

從 PCIe Gen4 到 Gen5 到 Gen6，所需板材等級從標準高速提升到超低損耗，單價顯著提升
層數從 16 層可能增加到 20+ 層，板材用量增加
“量價齊升”邏輯

3. 國產替代邏輯（中國市場）

高階 CCL 領域松下 Megtron 系列長期佔主導
生益科技等國產廠商正加速追趕，AI 伺服器 PCB 需求增長為國產替代提供視窗

風險提示

Stripline 的技術壁壘更多在 PCB 製造工藝和板材配方，而非設計方法論本身（後者已有成熟 EDA 工具）
高階 CCL 市場集中度高，松下等日本廠商的技術領先在縮小但未消失
AI 需求的週期性波動會直接影響 PCB 訂單

常見誤讀糾偏

誤讀 ❶：“Stripline 和 Microstrip 只是叫法不同，本質一樣”

糾偏：二者在電磁場分佈、輻射特性、色散行為和串擾特性上有本質差異。

Microstrip 是開放結構，電磁場部分暴露在空氣中，會輻射電磁能量；有效介電常數是頻率相關的（色散），在極高速率下影響訊號完整性
Stripline 是全封閉結構，電磁場完全約束在兩層地之間，輻射為零，色散極小
在 32 GT/s 及以上速率的 AI 互連中，這個差異不是學術上的，而是決定鏈路能否工作的工程差異

誤讀 ❷：“Stripline 損耗比 Microstrip 低，因為它沒有輻射損耗”

糾偏：Stripline 的輻射損耗確實約為零，但總損耗不一定比 microstrip 低。

Stripline 中電磁場完全在介質中傳播，有效介電常數 = ε_r（全介質）
Microstrip 中部分場在空氣中，有效介電常數 < ε_r，介質損耗更低
在相同長度、相同頻率下，stripline 的介質損耗可能高於 microstrip
Stripline 的優勢在於可控性和可預測性（無色散、無輻射、串擾可精確建模），而非絕對損耗更低
實際設計中需根據鏈路損耗預算和 EMI/串擾要求做 trade-off，不是無腦選 stripline

誤讀 ❸：“Stripline 設計只關注阻抗，只要 Z₀ 對了就沒問題”

糾偏：阻抗匹配只是基本門檻，遠非全部。

在 56 GHz+ 頻率下（112G PAM4 的 Nyquist 頻率），損耗預算 通常比阻抗更緊張
差分對內 skew（時延匹配）、對間串擾、過孔/聯結器處的阻抗不連續性 都是關鍵挑戰
銅箔粗糙度在極高頻率下的影響可能比阻抗偏差更大
PCB 設計是系統性工程，stripline 走線只是其中一環，但往往是最長、損耗佔比最大的一環

學習路徑

入門（1–2 周）

閱讀 David Pozar《Microwave Engineering》 第3章（Transmission Lines）——理解 TEM 傳輸線基本理論
閱讀 Howard Johnson《High-Speed Digital Design: A Handbook of Black Magic》——理解高速數字設計中傳輸線的實際問題
在 EDA 工具中畫一條 stripline 走線，計算阻抗，感受引數變化的影響

進階（1–2 月）

學習 IPC-2141（Controlled Impedance Circuit Boards and High Speed Logic Design）標準
掌握 Ansys SIwave 或 Cadence Sigrity 中的 PCB 級訊號完整性模擬
閱讀 Eric Bogatin《Signal and Power Integrity – Simplified》——SI/PI 工程實戰

深入（持續）

研究 PCIe Gen5/Gen6 物理層規範中的走線要求
學習 HBM 介面 PCB 設計（JEDEC 規範 + 各廠商應用筆記）
關注 224G SerDes 相關的技術討論和標準化進展
動手做 TDR（時域反射計）測量，對比模擬與實測的差異

一句話總結

Stripline 是 AI 高速互連的”隱形高速公路路基”——它不直接產生算力，但 PCB 上每一條被兩層地平面夾住的銅箔走線，都在默默決定著 GPU 間數十 GB/s 資料流的訊號質量和傳輸距離，其材料選擇和工藝精度已成為 AI 基礎設施算力釋放的關鍵瓶頸之一。

延伸閱讀與來源

經典教材

David M. Pozar, Microwave Engineering, 4th Edition —— 傳輸線理論權威教材
Howard W. Johnson & Martin Graham, High-Speed Digital Design —— 高速數字設計”黑魔法”聖經
Eric Bogatin, Signal and Power Integrity – Simplified —— SI/PI 實戰入門

標準與規範

IPC-2141A: Controlled Impedance Circuit Boards and High Speed Logic Design
IPC-TM-650: 測試方法手冊（特性阻抗測試方法 2.5.5.7）
PCIe CEM（Card Electromechanical）規範：對 PCB 走線阻抗、損耗的量化要求
JEDEC HBM 規範（JESD235 系列）—— 定義 HBM 互連電特性（雖不直接規定 PCB stripline，但對系統級訊號完整性有關聯影響）