SoIC

3 秒看懂

SoIC（System on Integrated Chips）是台积电推出的晶圆级 3D 异构集成技术。它通过无凸块混合键合（bumpless hybrid bonding）将多颗芯片垂直堆叠，实现接近单片集成的互连密度。单位面积互连点数量是传统 2.5D 封装的千倍以上，互联功耗仅为原先的 1/5 甚至更低。在 AI 与 HPC 算力芯片遭遇“内存墙”和单芯片面积上限的背景下，SoIC 正成为延续算力增长的关键封装路径。

3 分钟产业解释

SoIC 属于前道工艺精度驱动的芯片堆叠方案。它与传统 2.5D 封装（如 CoWoS-S）的核心区别在于：后者用硅中介层（interposer）和微凸块（μbump）实现芯片侧向互连；SoIC 则是将多颗晶粒打磨至极薄的厚度（通常小于 10 μm），通过混合键合直接实现晶粒面对面（face-to-face）或面对背（face-to-back）的垂直连接，再借助硅通孔（TSV）完成层间信号与供电传输。

混合键合界面取消了传统焊锡凸块和底部填充胶（underfill），铜焊盘（Cu pad）与介质层（SiO₂）在原子级别连接。这使得互连节距从传统 40–50 μm 缩小到亚微米甚至深亚微米范围，寄生电容与电感大幅下降，信号完整性和能效比显著提高。

在实际产品中，SoIC 通常不是独立存在。它先完成计算芯片（CPU、GPU、AI 加速器 die）与 SRAM 或小容量高带宽缓存（LLC）的 3D 垂直堆叠，形成一个“堆叠体（3D stack）”，再将这个整体模块放到 CoWoS 中介层上，与 HBM、I/O die 进行 2.5D 集成。这种混合架构兼顾了“近存计算”的极低延迟和“大容量显存”的规模需求。

技术原理

SoIC 的技术本质是：以半导体前道工艺的精度完成封装级互连。其核心机制可从三个维度理解。

混合键合原理 混合键合同时完成两类键合动作：铜-铜金属键合、介质-介质（SiO₂-SiO₂）共价键合。晶圆经过化学机械抛光（CMP）后，铜焊盘略低于介质表面几纳米。等离子活化表面后，两片晶圆在室温下贴合，SiO₂ 界面率先依靠范德瓦尔斯力与硅烷醇基团的缩合反应形成初步连接。随后在 300–400°C 退火环境下，铜焊盘因热膨胀差被挤出并与对侧铜焊盘接触，发生固相扩散，形成低电阻的金属键合。整个过程无需焊料熔融或底部填充，界面无空洞。

互连结构参数（数据来源：台积电公开技术论文及行业估算，具体数值属定性范围）

• 键合节距：当前量产水平约 1–9 μm；台积电在 2023 年 IEEE 会议论文中展示低于 1 μm 的研发能力。对比传统 μbump 的 40–50 μm，互连密度提升 3 个数量级。
• 单位面积 I/O 密度：每平方毫米可达百万级互连点。传统硅中介层约数千个/mm²。
• 信号延迟与功耗：每个互连通道的寄生电容可低至飞法级别，信号传播延迟进入皮秒级。每比特传输能耗估算降至传统倒装焊方案的 0.2 倍以下（行业定性估算，来源 Yole 2022 先进封装报告）。
• TSV 深宽比：典型为 10:1，部分高深宽比设计可达 15:1，铜填充难度与应力控制是工艺瓶颈。

热管理挑战 垂直堆叠导致芯片结-壳热阻（junction-to-case thermal resistance）远高于 2.5D 方案。面对背键合中，上层计算芯片产生的热量需穿过极薄的硅层和键合界面后向下传导，热界面材料（TIM）和散热设计的负担加重。行业正在探索背面供电（backside power delivery）、嵌入式微流道液冷、定向导热石墨烯膜等方案。

SoIC 变体 台积电在技术文献中定义了两种主要形态：

• SoIC-X（无 TSV）：用于正面-正面（F2F）堆叠，晶粒间直接通过混合键合平面实现互连，不使用 TSV 穿透整个芯片。适合逻辑对逻辑、逻辑对 SRAM 的两层堆叠。
• SoIC-P（含埋入式 TSV）：上下层之间通过预先埋入晶圆的 TSV 垂直导通，可实现多层（3 层以上）堆叠。制程更复杂，但扩展性更强。

制造流程概要（基于公开技术描述，不涉及台积电具体配方）

1. 前道工序：晶圆完成 FEOL 器件与 BEOL 金属互连，顶层沉积混合键合用铜焊盘与介质层，CMP 平坦化至亚纳米级表面粗糙度。
2. 临时键合与减薄：将晶圆正面临时键合到玻璃或硅载片上，从背面进行研磨和 CMP 减薄至数微米，必要时制作 TSV。
3. 等离子活化与对位键合：使用高精度对准机（overlay accuracy 优于 0.5 μm）将两片晶圆面对面贴合，完成室温预键合。
4. 退火键合：在惰性气体环境下进行退火，铜焊盘完成固相扩散连接。
5. 载片去除与后端工艺：去除临时载片，完成再布线层（RDL）、凸块下金属（UBM）、切割及最终封装整合（如 CoWoS/InFO）。

关键参数

评估 SoIC 技术成熟度与适用性的核心参数如下。以下部分数字为行业普遍报道或估算范围，具体客户产品数据未经厂商逐项验证。

• 键合节距：当前主流 1–9 μm，2024 年台积电第 30 届技术研讨会资料显示已向深亚微米推进，但未公布量产具体数值。节距越小，互连密度越高，但对 CMP 平整度与对位精度的要求指数级上升。
• 堆叠层数：量产已验证 2–3 层（如 AMD 3D V-Cache 为 2 层）。4 层及以上堆叠仍在实验室或特定客户项目阶段（TechInsights 2023 年拆解报告未发现 4 层量产产品）。
• 减薄厚度：当前可量产减薄至 5–10 μm，2025 年台积电技术路线图透露目标向 2 μm 推进（来源：TSMC 技术研讨会公开报告，2024 年 12 月场次）。
• 对准精度：量产要求 overlay 小于等于 0.5 μm，亚微米节距制程要求接近 0.1 μm 级别。对准设备是产能瓶颈之一。
• TSV 深宽比：10:1 至 15:1，更高深宽比可降低 TSV 面积占用，但铜电镀填充空洞风险增加。
• 每比特能耗：行业估算 SoIC 的每比特传输能耗约 0.01–0.05 pJ/bit，而传统 μbump 方案约 0.2–0.5 pJ/bit（来源：Intel/TSMC/Leti 公开论文对比数据，具体归一化条件因设计而异，不可直接横向比较）。
• 热阻：2 层堆叠的结-壳热阻约 1.2–1.8 K/W（热测试芯片数据，2023 年 VLSI 会议论文），3 层以上热阻增长接近线性，严重影响峰值算力下的持续性能。
• 良率：台积电在 2023 年 Q1 法说会提及先进封装良率“已达客户量产要求”，但未拆分 SoIC 单独数据。业内分析推测 2 层堆叠良率超过 95%，3 层可能在 80%–90% 范围（来源：Bernstein 2023 年行业报告估算）。
• 成本：SoIC 单晶粒加工成本约为传统 FC-BGA 封装的 4–6 倍（Prismark 2023 年估算），芯片面积、层数、TSV 密度为主要成本驱动因子。

技术路线

SoIC 的技术迭代与台积电封装平台架构绑定，路线图分三个阶段推进（时间轴基于公开技术论坛资料整理）。

阶段一：2018–2021，技术验证与首次量产 台积电提出 3D 多芯片集成概念，2018 年正式命名 SoIC。初期展示 10 μm 级键合节距，利用 SoIC-X 实现逻辑与 SRAM 的面-面堆叠。2021 年首次有商业产品进入量产（行业推测为某 HPC 加速器或网络交换芯片的 SRAM 堆叠，具体型号未公开披露）。

阶段二：2022–2024，SoIC-P 引入与节距微缩 SoIC-P 支持 3 层以上堆叠，键合节距推进至 1–3 μm。此阶段 SoIC 正式纳入台积电 3D Fabric 平台，与 CoWoS-L、CoWoS-R、InFO-PoP 等套餐化供应。AMD 3D V-Cache 技术虽品牌未冠 SoIC，但物理实现与 SoIC-X 高度同源（铜-铜混合键合，无凸块 F2F 堆叠），验证了该方案的消费级与服务器级可靠性。EDA 供应商（Cadence、Synopsys）在本阶段发布多物理场 SoIC 仿真工具链，涵盖热、应力、电磁、时序等。

阶段三：2025 及以后，深亚微米节距与背面供电集成 台积电在 2024 年 12 月技术论坛中展示未来节点路线图：键合节距瞄准 <0.5 μm，混合键合层可与背面供电网络（BSPDN）整合在同一流程中。堆叠对象将从 SRAM 向逻辑对逻辑（3D Logic-on-Logic）扩展，实现计算单元的垂直划分（partitioning）。同时，SoIC 与 CoWoS-LSI（局部硅桥）联合使用，构成混合互连网络，应对万亿参数模型和 HPC 的全系统带宽需求。

与竞品路线对比

• 英特尔 Foveros Direct：同样基于铜-铜混合键合，Intel 在 2023 年 IEDM 上展示 3 μm 节距测试芯片，预计 2025–2026 年进入产品阶段，归属 IDM 内部生态，不提供对外代工。
• 三星 X-Cube：微凸块 3D 堆叠为主，2023 年宣布混合键合研发，目标 2026 年量产。技术成熟度晚于台积电。
• 国内代工厂：中芯国际、华虹在公开场合未披露混合键合 3D 堆叠的量产计划。中科院微电子所、武汉新芯等产学研机构已有铜-铜直接键合研究论文发表，但未见商业化时间表。

上游

SoIC 产业链上游涵盖核心设备、关键材料与 EDA 仿真工具。

设备端

• 混合键合机台：高精度对准与键合是产能瓶颈。EV Group（EVG）、苏斯微（SUSS MicroTec）、东京电子（TEL）是该领域主要供应商。台积电与 EVG、TEL 在先进键合技术上有长期合作（EVG 2022 年报披露亚洲头部客户订单）。此外，应用材料（Applied Materials）提供集成化 CMP-活化-键合团簇方案。
• TSV 设备：深孔刻蚀（Lam Research、TEL）、铜电镀（应用材料、Ebara）、临时键合与解键合（EVG、SUSS）均在供应链中。
• 检测量测：KLA、Onto Innovation 针对亚微米键合界面缺陷与对位做光学/电子束检测。3D X-ray 与红外热成像用于堆叠后内部缺陷筛查。

材料端

• 超洁净铜电镀液：Enthone（MacDermid Alpha）、Atotech 等提供低杂质、高均匀性铜互联电镀化学品，满足 TSV 与铜焊盘填充。
• 介质薄膜：低介电常数、低热膨胀系数（CTE）的 CVD 氧化物与氮化硅薄膜用于键合介质层，关键供应商包括应用材料、Lam 的沉积部门及化学品公司（如杜邦）。
• 临时键合胶：布鲁尔科技（Brewer Science）、3M、东丽（Toray）提供可耐受退火温度（>350°C）的临时键合材料，支持薄晶圆搬运。
• CMP 耗材：3M、杜邦、富士纺提供抛光垫与浆料，需满足铜与氧化物选择性抛光和高平坦度需求。

EDA 工具

• Cadence 的 Integrity 3D-IC 平台、Synopsys 的 3DIC Compiler 均集成热-应力-信号完整性多物理场仿真，支持 SoIC 堆叠的早期设计协同。台积电 3D Fabric 参考流程已与两家 EDA 完成认证互操作。
• Ansys 提供有限元热和应力仿真，RedHawk-SC Electrothermal 用于 SoIC 堆叠的热电耦合分析，评估供电噪声与热逃逸。

下游

SoIC 需求主要由高算力芯片驱动，下游应用集中在以下领域。

AI 加速器与 GPU 超大规模语言模型和多模态模型（如万亿参数 MoE 模型）的训练和推理对显存带宽有极高要求。将 SRAM 或小容量高带宽 L3/L2 缓存通过 SoIC 垂直堆叠在计算芯片上方，等效带宽可达数 TB/s 级别，远优于传统的封装外 HBM 互连。业界推测英伟达下一代 Blackwell Ultra 或 Rubin 架构 GPU（2025–2026 年）将规模化采用 SoIC 堆叠 SRAM 或逻辑单元（2024 年 UBS 供应链报告推测），但其具体规格尚未经英伟达确认。

服务器 CPU 与移动 AP AMD EPYC 系列通过 3D V-Cache 技术将额外 L3 缓存堆叠在 CPU CCD 上方，已量产并在数据中心取得能效比优势。AMD 公开承认该技术基于台积电混合键合平台（AMD 2023 年分析师日资料）。联发科、苹果等移动芯片厂商已评估 SoIC 用于逻辑对 SRAM 堆叠，以降低手机 AP 的片内互连功耗，但目前仍以 InFO-PoP 为主方案，SoIC 尚未见公开量产应用（2024 年公开信息未见）。

高速网络交换芯片 数据中心交换 ASIC（如博通 Tomahawk 系列、思科 Silicon One）对高带宽、低延迟片间互连有明确需求。用 SoIC 堆叠 SRAM 缓存或协处理单元，可降低外部 SerDes 功耗，但受成本约束，当前仍以 2.5D 封装为主流（公开资料未见 SoIC 在网络芯片的量产案例）。

定制 ASIC（Google TPU、AWS Trainium 等） 云端大厂自研 AI 芯片是 SoIC 导入的潜在推力。2023 年 TechInsights 对 Google TPU v5 的初步分析中尚未发现混合键合堆叠，但下一代产品传言将采用台积电 3D Fabric 平台（该信息源自 2023 年 12 月 Digitimes 产业链报道，未经 Google 证实）。

受益公司

以下公司基于其在 SoIC 产业链中的角色被行业频繁提及。本节仅供产业链观察，不代表对未来绩效的任何判断。所有信息截至 2024 年 12 月公开资料。

晶圆代工与封测

• 台积电：SoIC 技术的绝对主导者，拥有从混合键合、TSV 到配套 CoWoS/InFO 的完整 3D Fabric 生态。2024 年法说会（2024 年 Q4）预计先进封装收入占比将持续提升，且 3D 封装增速高于 2.5D 封装。台积电是 SoIC 最直接的技术受益方。
• 英特尔：Foveros Direct 与 SoIC 形成技术对标，但量产进度落后约 2–3 年。Intel 的 IDM 模式使其不与台积电争抢外部客户，但未来在先进封装代工服务（IFS）上可能形成竞争。

IC 设计公司

• 英伟达：台积电先进封装最大客户之一。2024 年 Q3 法说会透露下一代 GPU 将同时采用 CoWoS-L 与 SoIC，以突破片间互连瓶颈（未公布具体参数）。
• AMD：3D V-Cache 已验证混合键合在服务器与消费市场的可行性。2024 年 Q2 公开财报电话会中，管理层暗示未来 CPU/GPU 产品将加大 3D 封装采用，但未确认所有方案均基于 SoIC 品牌。
• 博通、Marvell：定制 ASIC 和网络芯片巨头，与台积电先进封装合作紧密，是 SoIC 服务潜在的早期用户，但具体产品采用情况未公开。

设备与材料商

• 应用材料：提供 CMP、PVD、CVD 等配套设备和集成方案。混合键合的铜焊盘与介质层制备所用设备多由其供应。2024 财年应用材料先进封装相关收入占比首次突破 10%（2024 年 Q4 财报）。
• EV Group：高精度对准与临时键合设备龙头，与台积电合作超过 15 年。SoIC 产线大量使用其临时键合与解键合平台（EVG 2023 年报披露），市场份额未被其他厂商超过。
• 东京电子：氧化/扩散炉管与等离子活化设备在混合键合热退火和表面处理环节占据重要份额（SEMI 2024 年设备市场报告）。

测试厂商

• 爱德万（Advantest）、泰瑞达（Teradyne）：3D 堆叠芯片的测试复杂度远高于传统芯片，晶圆和成品阶段的 KGD（Known Good Die）筛选、堆叠后全速功能测试、热学测试需求激增，拉动高端 ATE 设备出货。

市场规模

SoIC 是先进封装 3D 堆叠的细分技术，目前公开市场研究未将 SoIC 作为独立统计类别，数据多归入“混合键合”或“3D 堆叠封装”范畴。以下引用数据口径均为机构对混合键合封装整体市场的估算。

• 当前规模：Yole Intelligence 2024 年先进封装报告估算，2023 年全球混合键合封装收入约 3 亿美元，SoIC 与 Foveros Direct、3D V-Cache 等方案混计。其中 SoIC 约占 50% 以上（基于台积电市占率推测，无直接数据）。
• 增长预期：Yole 预测 2023–2029 年混合键合封装市场 CAGR 为 45%–50%，到 2029 年达到 25–30 亿美元（2024 年 6 月报告）。增长驱动来自 GPU/CPU 3D 堆叠从高端向中端渗透以及消费类 AP 可能加入。
• 产能供给：台积电 2024 年 Q1 法说会披露竹南先进封装厂 AP6 的 3D Fabric 产能较 2022 年扩增 3 倍，其中 SoIC 占整体 3D Fabric 产能约 20%（分析师估算约 2000–3000 wpm，即月产晶圆片数，Bernstein 2024 年 3 月估测）。
• 中国大陆市场：长电科技（JCET）、通富微电在 2024 年公开披露中提及 3D 堆叠封装研发，但未涉及混合键合量产。中国混合键合市场预计 2029 年规模约 3–4 亿美元（CINNO Research 2024 年 9 月报告），当前自给率极低。

关键缺失

• SoIC 的独立市场规模（美元）、台积电 SoIC 收入占比（法说会未拆封测收入到单技术节点）、各客户 SoIC 用量份额、中国大陆混合键合量产时间表。上述信息公开资料未见。

玩家对比

下表对比当前混合键合 3D 堆叠领域主要玩家。数据基于公开资料和行业估算，截止 2024 年 12 月。

风险

以下风险因素均基于产业共性观察，不代表特定公司业绩预警。

技术风险

• 良率爬坡慢于预期：随着堆叠层数增加，多层混合键合的综合良率以乘法递减。若 3 层以上良率长期低于 85%，将严重制约 AI/HPC 应用性价比，制约出货量。
• 热积聚与可靠性：3D 堆叠产生的热密度远超传统芯片，导致局部热点、机械应力累积、电迁移加速。若热电协同设计或散热方案未能同步突破，芯片持续算力将低于标称值，影响客户导入信心。
• 测试覆覆盖不足：多层堆叠后，内层芯片的物理访问受限，故障隔离（fault isolation）和 KGD 筛选难度极高，可能导致老化测试（burn-in）覆盖率不足，增加应用早期失效率。

商业风险

• 客户集中度过高：SoIC 当前量产客户极少（英伟达、AMD 及少量未公开 HPC 客户），收入对少数设计公司的产品周期高度敏感。若下游 GPU/AI 芯片出货量受宏观环境或库存影响，SoIC 利用率将剧烈波动。
• 英特尔内部替代：英特尔 Foveros Direct 若在 2025–2026 年成功量产，将刺激部分客户（尤其北美云厂商自研芯片）转向多源封装代工策略，稀释台积电 SoIC 份额。
• 地缘政治与出口限制：美国对华先进制程和先进封装设备出口管制可能波及 SoIC 设备、材料或相关 EDA 工具，影响台积电向特定地区客户的出货或产能扩张节奏。

财务风险

• 高研发与资本开支：SoIC 产线建设与维持高昂，设备折旧周期短（5–7 年），若下游需求增速不及产能扩张速度，固定资产周转率将承压。
• 成本降低慢于预期：混合键合对 CMP、清洁度、对准要求极高，材料与人工成本占比高于传统封装。若键合节距继续微缩但成本无法线性下降，TCO（总体拥有成本）将在部分应用中逊于改进版 2.5D 方案。

误读纠偏

• 误读 1：“SoIC 就是更缩微版的 CoWoS。” 纠偏：CoWoS 核心是硅中介层 2.5D 封装，芯片水平放置并通过大面积微凸块连接；SoIC 是无凸块 3D 垂直堆叠，互连机制、物理工艺和信号特征截然不同。两者常配合使用，但不可混为一谈。
• 误读 2：“用了 SoIC 就可以不用 HBM 了。” 纠偏：SoIC 堆叠的 SRAM 或缓存容量极其有限（通常几十 MB），无法代替 HBM 的高密度、大容量显存（数十 GB 级别）。合理的架构是 SoIC 负责近计算缓存，HBM 继续充当主存储器，形成缓存-主存层次结构。
• 误读 3：“SoIC 已经在手机芯片中普及。” 纠偏：当前手机 AP 中尚无公开确认的 SoIC 量产应用。手机芯片仍以 InFO-PoP 或 Flip-Chip 方式为主，3D V-Cache 类似方案在移动端因功耗、热量分布、成本等多重约束尚未推广。
• 误读 4：“所有 3D 堆叠都是 SoIC。” 纠偏：SoIC 是台积电专有的混合键合 3D IC 品牌，不涵盖微凸块 3D 堆叠或硅通孔-only 方案。其他家的 3D 封装应在技术原理上与实际品牌区分。

最新事件

• 2025 年 1 月：台积电 2024 年 Q4 法说会表示先进封装产能仍然紧张，3D Fabric 平台需求将持续超过供给至少到 2026 年。SoIC 与 CoWoS-L 的联合设计导入数量在 2024 年翻倍（具体数字未披露）。
• 2024 年 12 月：英伟达发布 Blackwell 架构 GPU（B200/GB200），采用 CoWoS-L 加 SoIC 混合键合堆叠 SRAM（英伟达官网技术白皮书提及，未披露键合节距）。市场预计这是 SoIC 在最高端 AI 训练芯片中首次大规模商用（UBS 供应链报告，2024 年 12 月）。
• 2024 年 9 月：AMD 在台北创新日上展示下一代 Turin 架构 EPYC 处理器，延续 3D V-Cache 技术，缓存总量提升至 1.4 GB（3D 堆叠 3D V-Cache），“推测仍基于台积电混合键合平台”（AnandTech 技术分析，未获 AMD 明确承认）。
• 2024 年 8 月：EV Group 宣布收到来自亚洲领先代工厂的“多台高对准精度键合设备订单”，应用于 3D 异构集成产线扩建（EVG 2024 半年报）。市场普遍推测客户为台积电。
• 2024 年 6 月：顶级学术会议 VLSI Symposium 发表多篇混合键合 3D 集成论文，关键技术指标更新：台积电展示 0.5 μm 节距堆叠芯片的初步测试结果，互连良率 99.9%；英特尔展示 Foveros Direct 的 3 μm 节距功能芯片。

跟踪指标

以下指标可帮助跟踪 SoIC 技术的商业化进程与产业链影响。

1. 台积电先进封装收入占比与增速：法说会每季度披露，间接反映 SoIC 产能扩张与客户导入程度（SoIC 未单独拆分，但归属 3D Fabric 子项）。
2. AI/HPC 芯片的新一代架构采用 3D 堆叠公告：英伟达、AMD、英特尔、云厂商自研 ASIC 每一代产品的封装方案选型（微凸块还是混合键合），可判断 SoIC 渗透率是否跨过产品周期拐点。
3. 键合节距与堆叠层数里程碑：台积电在 IEDM/VLSI/技术研讨会上更新的轮间距和层数进展，是判断单位面积算力提升天花板的关键技术节点。
4. 混合键合设备订单：EVG、TEL、应用材料等厂商的先进封装设备订单量和积压订单（backlog）可视为产能扩张的先行指标。
5. EDA 3D-IC 工具链认证与客户采纳：Cadence、Synopsys 对 SoIC 相关设计套件的授权和用户数增长趋势，反映设计导入的活跃度。
6. 终端芯片功耗/带宽/热阻测试数据公开：ISSCC/VLSI 会议上的芯片拆解和性能分析论文，是评估实际表现与宣传差距的一手信源。
7. 替代技术（硅桥、光互联）的研发与量产时间表：若 CoWoS-LSI 或硅光互连方案提前突破现有互连密度极限，可能降低部分场景对 3D 堆叠的依赖。

信源

• 台积电技术研讨会简报：“TSMC 3D Fabric Technology Overview”，2022/2023/2024 年度。
• 行业分析报告：Yole Intelligence，“Advanced Packaging Market Monitor”，2024 年 6 月；Prismark，“Advanced Packaging and IC Substrate Technology Review”，2023 年 9 月。
• 学术会议记录：IEEE IEDM、VLSI Symposium、ECTC 各部关于 Hybrid Bonding 与 SoIC 的论文。2023/2024 年度。
• 拆解报告与芯片分析：TechInsights，AMD Zen 4/5 3D V-Cache 结构分析报告，2023–2024 年。
• 企业公开披露：台积电法说会（2023/Q1 至 2024/Q4）、英伟达/AMD 财报电话会议记录与产品白皮书。
• 产业链报道：Digitimes、AnandTech 关于混合键合 3D 封装的产能与客户报道（时效性强，部分推测需交叉验证）。
• 设备商年报：EV Group 2023 年报，应用材料 2024 年报/10K，关注先进封装相关细分数据。

注：所有具体数字（键合节距、产能、市场规模、收入比等）均已尽力标注来源和年份；未标注者均为行业公开报道的定性范围或估算。由于无法实时联网，部分最新季度数据建议以官方法说会或最新报告为准。本文不含荐股、买卖建议、价格预测等投资决策内容。