SoIC

3 秒看懂

SoIC（System on Integrated Chips）是台積電推出的晶圓級 3D 異構整合技術。它通過無凸塊混合鍵合（bumpless hybrid bonding）將多顆晶片垂直堆疊，實現接近單片整合的互連密度。單位面積互連點數量是傳統 2.5D 封裝的千倍以上，互聯功耗僅為原先的 1/5 甚至更低。在 AI 與 HPC 算力晶片遭遇“記憶體牆”和單晶片面積上限的背景下，SoIC 正成為延續算力增長的關鍵封裝路徑。

3 分鐘產業解釋

SoIC 屬於前道工藝精度驅動的晶片堆疊方案。它與傳統 2.5D 封裝（如 CoWoS-S）的核心區別在於：後者用矽中介層（interposer）和微凸塊（μbump）實現晶片側向互連；SoIC 則是將多顆晶粒打磨至極薄的厚度（通常小於 10 μm），通過混合鍵合直接實現晶粒面對面（face-to-face）或面對背（face-to-back）的垂直連線，再借助矽通孔（TSV）完成層間訊號與供電傳輸。

混合鍵合介面取消了傳統焊錫凸塊和底部填充膠（underfill），銅焊盤（Cu pad）與介質層（SiO₂）在原子級別連線。這使得互連節距從傳統 40–50 μm 縮小到亞微米甚至深亞微米範圍，寄生電容與電感大幅下降，訊號完整性和能效比顯著提高。

在實際產品中，SoIC 通常不是獨立存在。它先完成計算晶片（CPU、GPU、AI 加速器 die）與 SRAM 或小容量高頻寬快取（LLC）的 3D 垂直堆疊，形成一個“堆疊體（3D stack）”，再將這個整體模組放到 CoWoS 中介層上，與 HBM、I/O die 進行 2.5D 整合。這種混合架構兼顧了“近存計算”的極低延遲和“大容量視訊記憶體”的規模需求。

技術原理

SoIC 的技術本質是：以半導體前道工藝的精度完成封裝級互連。其核心機制可從三個維度理解。

混合鍵合原理 混合鍵合同時完成兩類鍵合動作：銅-銅金屬鍵合、介質-介質（SiO₂-SiO₂）共價鍵合。晶圓經過化學機械拋光（CMP）後，銅焊盤略低於介質表面幾奈米。等離子活化表面後，兩片晶圓在室溫下貼合，SiO₂ 介面率先依靠範德瓦爾斯力與矽烷醇基團的縮合反應形成初步連線。隨後在 300–400°C 退火環境下，銅焊盤因熱膨脹差被擠出並與對側銅焊盤接觸，發生固相擴散，形成低電阻的金屬鍵合。整個過程無需焊料熔融或底部填充，介面無空洞。

互連結構引數（資料來源：台積電公開技術論文及行業估算，具體數值屬定性範圍）

• 鍵合節距：當前量產水平約 1–9 μm；台積電在 2023 年 IEEE 會議論文中展示低於 1 μm 的研發能力。對比傳統 μbump 的 40–50 μm，互連密度提升 3 個數量級。
• 單位面積 I/O 密度：每平方毫米可達百萬級互連點。傳統矽中介層約數千個/mm²。
• 訊號延遲與功耗：每個互連通道的寄生電容可低至飛法級別，訊號傳播延遲進入皮秒級。每位元傳輸能耗估算降至傳統倒裝焊方案的 0.2 倍以下（行業定性估算，來源 Yole 2022 先進封裝報告）。
• TSV 深寬比：典型為 10:1，部分高深寬比設計可達 15:1，銅填充難度與應力控制是工藝瓶頸。

熱管理挑戰 垂直堆疊導致晶片結-殼熱阻（junction-to-case thermal resistance）遠高於 2.5D 方案。面對背鍵閤中，上層計算晶片產生的熱量需穿過極薄的矽層和鍵合介面後向下傳導，熱介面材料（TIM）和散熱設計的負擔加重。行業正在探索背面供電（backside power delivery）、嵌入式微流道液冷、定向導熱石墨烯膜等方案。

SoIC 變體 台積電在技術文獻中定義了兩種主要形態：

• SoIC-X（無 TSV）：用於正面-正面（F2F）堆疊，晶粒間直接通過混合鍵合平面實現互連，不使用 TSV 穿透整個晶片。適合邏輯對邏輯、邏輯對 SRAM 的兩層堆疊。
• SoIC-P（含埋入式 TSV）：上下層之間通過預先埋入晶圓的 TSV 垂直導通，可實現多層（3 層以上）堆疊。製程更復雜，但擴充套件性更強。

製造流程概要（基於公開技術描述，不涉及台積電具體配方）

1. 前道工序：晶圓完成 FEOL 器件與 BEOL 金屬互連，頂層沉積混合鍵合用銅焊盤與介質層，CMP 平坦化至亞奈米級表面粗糙度。
2. 臨時鍵合與減薄：將晶圓正面臨時鍵合到玻璃或矽載片上，從背面進行研磨和 CMP 減薄至數微米，必要時製作 TSV。
3. 等離子活化與對位鍵合：使用高精度對準機（overlay accuracy 優於 0.5 μm）將兩片晶圓面對面貼合，完成室溫預鍵合。
4. 退火鍵合：在惰性氣體環境下進行退火，銅焊盤完成固相擴散連線。
5. 載片去除與後端工藝：去除臨時載片，完成再佈線層（RDL）、凸塊下金屬（UBM）、切割及最終封裝整合（如 CoWoS/InFO）。

關鍵引數

評估 SoIC 技術成熟度與適用性的核心引數如下。以下部分數字為行業普遍報道或估算範圍，具體客戶產品資料未經廠商逐項驗證。

• 鍵合節距：當前主流 1–9 μm，2024 年臺積電第 30 屆技術研討會資料顯示已向深亞微米推進，但未公佈量產具體數值。節距越小，互連密度越高，但對 CMP 平整度與對位精度的要求指數級上升。
• 堆疊層數：量產已驗證 2–3 層（如 AMD 3D V-Cache 為 2 層）。4 層及以上堆疊仍在實驗室或特定客戶專案階段（TechInsights 2023 年拆解報告未發現 4 層量產產品）。
• 減薄厚度：當前可量產減薄至 5–10 μm，2025 年臺積電技術路線圖透露目標向 2 μm 推進（來源：TSMC 技術研討會公開報告，2024 年 12 月場次）。
• 對準精度：量產要求 overlay 小於等於 0.5 μm，亞微米節距製程要求接近 0.1 μm 級別。對準裝置是產能瓶頸之一。
• TSV 深寬比：10:1 至 15:1，更高深寬比可降低 TSV 面積佔用，但銅電鍍填充空洞風險增加。
• 每位元能耗：行業估算 SoIC 的每位元傳輸能耗約 0.01–0.05 pJ/bit，而傳統 μbump 方案約 0.2–0.5 pJ/bit（來源：Intel/TSMC/Leti 公開論文對比資料，具體歸一化條件因設計而異，不可直接橫向比較）。
• 熱阻：2 層堆疊的結-殼熱阻約 1.2–1.8 K/W（熱測試晶片資料，2023 年 VLSI 會議論文），3 層以上熱阻增長接近線性，嚴重影響峰值算力下的持續效能。
• 良率：台積電在 2023 年 Q1 法說會提及先進封裝良率“已達客戶量產要求”，但未拆分 SoIC 單獨資料。業內分析推測 2 層堆疊良率超過 95%，3 層可能在 80%–90% 範圍（來源：Bernstein 2023 年行業報告估算）。
• 成本：SoIC 單晶粒加工成本約為傳統 FC-BGA 封裝的 4–6 倍（Prismark 2023 年估算），晶片面積、層數、TSV 密度為主要成本驅動因子。

技術路線

SoIC 的技術迭代與台積電封裝平台架構繫結，路線圖分三個階段推進（時間軸基於公開技術論壇資料整理）。

階段一：2018–2021，技術驗證與首次量產 台積電提出 3D 多晶片整合概念，2018 年正式命名 SoIC。初期展示 10 μm 級鍵合節距，利用 SoIC-X 實現邏輯與 SRAM 的面-面堆疊。2021 年首次有商業產品進入量產（行業推測為某 HPC 加速器或網路交換晶片的 SRAM 堆疊，具體型號未公開揭露）。

階段二：2022–2024，SoIC-P 引入與節距微縮 SoIC-P 支援 3 層以上堆疊，鍵合節距推進至 1–3 μm。此階段 SoIC 正式納入台積電 3D Fabric 平台，與 CoWoS-L、CoWoS-R、InFO-PoP 等套餐化供應。AMD 3D V-Cache 技術雖品牌未冠 SoIC，但物理實現與 SoIC-X 高度同源（銅-銅混合鍵合，無凸塊 F2F 堆疊），驗證了該方案的消費級與伺服器級可靠性。EDA 供應商（Cadence、Synopsys）在本階段釋出多物理場 SoIC 模擬工具鏈，涵蓋熱、應力、電磁、時序等。

階段三：2025 及以後，深亞微米節距與背面供電整合 台積電在 2024 年 12 月技術論壇中展示未來節點路線圖：鍵合節距瞄準 <0.5 μm，混合鍵合層可與背面供電網路（BSPDN）整合在同一流程中。堆疊物件將從 SRAM 向邏輯對邏輯（3D Logic-on-Logic）擴充套件，實現計算單元的垂直劃分（partitioning）。同時，SoIC 與 CoWoS-LSI（區域性矽橋）聯合使用，構成混合互連網路，應對萬億引數模型和 HPC 的全系統頻寬需求。

與競品路線對比

• 英特爾 Foveros Direct：同樣基於銅-銅混合鍵合，Intel 在 2023 年 IEDM 上展示 3 μm 節距測試晶片，預計 2025–2026 年進入產品階段，歸屬 IDM 內部生態，不提供對外代工。
• 三星 X-Cube：微凸塊 3D 堆疊為主，2023 年宣佈混合鍵合研發，目標 2026 年量產。技術成熟度晚於台積電。
• 國內代工廠：中芯國際、華虹在公開場合未揭露混合鍵合 3D 堆疊的量產計劃。中科院微電子所、武漢新芯等產學研機構已有銅-銅直接鍵合研究論文發表，但未見商業化時間表。

上游

SoIC 產業鏈上游涵蓋核心裝置、關鍵材料與 EDA 模擬工具。

裝置端

• 混合鍵合機臺：高精度對準與鍵合是產能瓶頸。EV Group（EVG）、蘇斯微（SUSS MicroTec）、東京電子（TEL）是該領域主要供應商。台積電與 EVG、TEL 在先進鍵合技術上有長期合作（EVG 2022 年報揭露亞洲頭部客戶訂單）。此外，應用材料（Applied Materials）提供整合化 CMP-活化-鍵合團簇方案。
• TSV 裝置：深孔刻蝕（Lam Research、TEL）、銅電鍍（應用材料、Ebara）、臨時鍵合與解鍵合（EVG、SUSS）均在供應鏈中。
• 檢測量測：KLA、Onto Innovation 針對亞微米鍵合介面缺陷與對位做光學/電子束檢測。3D X-ray 與紅外熱成像用於堆疊後內部缺陷篩查。

材料端

• 超潔淨銅電鍍液：Enthone（MacDermid Alpha）、Atotech 等提供低雜質、高均勻性銅互聯電鍍化學品，滿足 TSV 與銅焊盤填充。
• 介質薄膜：低介電常數、低熱膨脹係數（CTE）的 CVD 氧化物與氮化矽薄膜用於鍵合介質層，關鍵供應商包括應用材料、Lam 的沉積部門及化學品公司（如杜邦）。
• 臨時鍵合膠：布魯爾科技（Brewer Science）、3M、東麗（Toray）提供可耐受退火溫度（>350°C）的臨時鍵合材料，支援薄晶圓搬運。
• CMP 耗材：3M、杜邦、富士紡提供拋光墊與漿料，需滿足銅與氧化物選擇性拋光和高平坦度需求。

EDA 工具

• Cadence 的 Integrity 3D-IC 平台、Synopsys 的 3DIC Compiler 均整合熱-應力-訊號完整性多物理場模擬，支援 SoIC 堆疊的早期設計協同。台積電 3D Fabric 參考流程已與兩家 EDA 完成認證互操作。
• Ansys 提供有限元熱和應力模擬，RedHawk-SC Electrothermal 用於 SoIC 堆疊的熱電耦合分析，評估供電噪聲與熱逃逸。

下游

SoIC 需求主要由高算力晶片驅動，下游應用集中在以下領域。

AI 加速器與 GPU 超大規模語言模型和多模態模型（如萬億引數 MoE 模型）的訓練和推論對視訊記憶體頻寬有極高要求。將 SRAM 或小容量高頻寬 L3/L2 快取通過 SoIC 垂直堆疊在計算晶片上方，等效頻寬可達數 TB/s 級別，遠優於傳統的封裝外 HBM 互連。業界推測輝達下一代 Blackwell Ultra 或 Rubin 架構 GPU（2025–2026 年）將規模化採用 SoIC 堆疊 SRAM 或邏輯單元（2024 年 UBS 供應鏈報告推測），但其具體規格尚未經輝達確認。

伺服器 CPU 與移動 AP AMD EPYC 系列通過 3D V-Cache 技術將額外 L3 快取堆疊在 CPU CCD 上方，已量產並在資料中心取得能效比優勢。AMD 公開承認該技術基於台積電混合鍵合平台（AMD 2023 年分析師日資料）。聯發科、Apple等移動晶片廠商已評估 SoIC 用於邏輯對 SRAM 堆疊，以降低手機 AP 的片內互連功耗，但目前仍以 InFO-PoP 為主方案，SoIC 尚未見公開量產應用（2024 年公開資訊未見）。

高速網路交換晶片 資料中心交換 ASIC（如博通 Tomahawk 系列、思科 Silicon One）對高頻寬、低延遲片間互連有明確需求。用 SoIC 堆疊 SRAM 快取或協處理單元，可降低外部 SerDes 功耗，但受成本約束，當前仍以 2.5D 封裝為主流（公開資料未見 SoIC 在網路晶片的量產案例）。

定製 ASIC（Google TPU、AWS Trainium 等） 雲端端大廠自研 AI 晶片是 SoIC 匯入的潛在推力。2023 年 TechInsights 對 Google TPU v5 的初步分析中尚未發現混合鍵合堆疊，但下一代產品傳言將採用台積電 3D Fabric 平台（該資訊源自 2023 年 12 月 Digitimes 產業鏈報道，未經 Google 證實）。

受益公司

以下公司基於其在 SoIC 產業鏈中的角色被行業頻繁提及。本節僅供產業鏈觀察，不代表對未來績效的任何判斷。所有資訊截至 2024 年 12 月公開資料。

晶圓代工與封測

• 台積電：SoIC 技術的絕對主導者，擁有從混合鍵合、TSV 到配套 CoWoS/InFO 的完整 3D Fabric 生態。2024 年法說會（2024 年 Q4）預計先進封裝營收佔比將持續提升，且 3D 封裝增速高於 2.5D 封裝。台積電是 SoIC 最直接的技術受益方。
• 英特爾：Foveros Direct 與 SoIC 形成技術對標，但量產進度落後約 2–3 年。Intel 的 IDM 模式使其不與台積電爭搶外部客戶，但未來在先進封裝代工服務（IFS）上可能形成競爭。

IC 設計公司

• 輝達：台積電先進封裝最大客戶之一。2024 年 Q3 法說會透露下一代 GPU 將同時採用 CoWoS-L 與 SoIC，以突破片間互連瓶頸（未公佈具體引數）。
• AMD：3D V-Cache 已驗證混合鍵合在伺服器與消費市場的可行性。2024 年 Q2 公開財報電話會中，管理層暗示未來 CPU/GPU 產品將加大 3D 封裝採用，但未確認所有方案均基於 SoIC 品牌。
• 博通、Marvell：定製 ASIC 和網路晶片巨頭，與台積電先進封裝合作緊密，是 SoIC 服務潛在的早期使用者，但具體產品採用情況未公開。

裝置與材料商

• 應用材料：提供 CMP、PVD、CVD 等配套裝置和整合方案。混合鍵合的銅焊盤與介質層製備所用裝置多由其供應。2024 財年應用材料先進封裝相關營收佔比首次突破 10%（2024 年 Q4 財報）。
• EV Group：高精度對準與臨時鍵合裝置龍頭，與台積電合作超過 15 年。SoIC 產線大量使用其臨時鍵合與解鍵合平台（EVG 2023 年報揭露），市場份額未被其他廠商超過。
• 東京電子：氧化/擴散爐管與等離子活化裝置在混合鍵合熱退火和表面處理環節佔據重要份額（SEMI 2024 年裝置市場報告）。

測試廠商

• 愛德萬（Advantest）、泰瑞達（Teradyne）：3D 堆疊晶片的測試複雜度遠高於傳統晶片，晶圓和成品階段的 KGD（Known Good Die）篩選、堆疊後全速功能測試、熱學測試需求激增，拉動高階 ATE 裝置出貨。

市場規模

SoIC 是先進封裝 3D 堆疊的細分技術，目前公開市場研究未將 SoIC 作為獨立統計類別，資料多歸入“混合鍵合”或“3D 堆疊封裝”範疇。以下引用資料口徑均為機構對混合鍵合封裝整體市場的估算。

• 當前規模：Yole Intelligence 2024 年先進封裝報告估算，2023 年全球混合鍵合封裝營收約 3 億美元，SoIC 與 Foveros Direct、3D V-Cache 等方案混計。其中 SoIC 約佔 50% 以上（基於台積電市佔率推測，無直接資料）。
• 增長預期：Yole 預測 2023–2029 年混合鍵合封裝市場 CAGR 為 45%–50%，到 2029 年達到 25–30 億美元（2024 年 6 月報告）。增長驅動來自 GPU/CPU 3D 堆疊從高階向中端滲透以及消費類 AP 可能加入。
• 產能供給：台積電 2024 年 Q1 法說會揭露竹南先進封裝廠 AP6 的 3D Fabric 產能較 2022 年擴增 3 倍，其中 SoIC 佔整體 3D Fabric 產能約 20%（分析師估算約 2000–3000 wpm，即月產晶圓片數，Bernstein 2024 年 3 月估測）。
• 中國大陸市場：長電科技（JCET）、通富微電在 2024 年公開揭露中提及 3D 堆疊封裝研發，但未涉及混合鍵合量產。中國混合鍵合市場預計 2029 年規模約 3–4 億美元（CINNO Research 2024 年 9 月報告），當前自給率極低。

關鍵缺失

• SoIC 的獨立市場規模（美元）、台積電 SoIC 營收佔比（法說會未拆封測營收到單技術節點）、各客戶 SoIC 用量份額、中國大陸混合鍵合量產時間表。上述資訊公開資料未見。

玩家對比

下表對比當前混合鍵合 3D 堆疊領域主要玩家。資料基於公開資料和行業估算，截止 2024 年 12 月。

維度	台積電 SoIC	英特爾 Foveros Direct	三星 X-Cube 混合鍵合
技術路標	2021 年量產，節距 1–9 μm；2025 年目標 <0.5 μm	2023 年 IEDM 展示 3 μm 節距測試晶片；2025–2026 預期量產	2023 年宣佈研發；2026 年量產後未見更新
堆疊層數	2–3 層量產，4 層研發	2 層計劃量產，多層路線圖存在	未公佈
供應模式	純代工	IDM 自用	代工+自用
配套平台	3D Fabric+CoWoS/InFO/LSI 完整生態	EMIB+Co-EMIB 匹配	SAINT 平台，與 3D 堆疊配合
EDA 支援	Cadence/Synopsys 已認證	Intel 自主工具+部分開放	與 Synopsys 合作中，未完成認證
代工服務	已對外供應（輝達、AMD、博通）	2025–2026 面向 IFS 客戶開放	未開放外部客戶
混合鍵合產能	2024 年估算 2000–3000 wpm	研發線規模，未揭露 wpm	研發線，未揭露
成本競爭力	良率高但 wafer 價格高，總成本相對 2.5D 優	內迴圈成本優勢不透明	未量產，無法評估

風險

以下風險因素均基於產業共性觀察，不代表特定公司業績預警。

技術風險

• 良率爬坡慢於預期：隨著堆疊層數增加，多層混合鍵合的綜合良率以乘法遞減。若 3 層以上良率長期低於 85%，將嚴重製約 AI/HPC 應用價效比，制約出貨量。
• 熱積聚與可靠性：3D 堆疊產生的熱密度遠超傳統晶片，導致區域性熱點、機械應力累積、電遷移加速。若熱電協同設計或散熱方案未能同步突破，晶片持續算力將低於標稱值，影響客戶匯入信心。
• 測試覆覆蓋不足：多層堆疊後，內層晶片的物理訪問受限，故障隔離（fault isolation）和 KGD 篩選難度極高，可能導致老化測試（burn-in）覆蓋率不足，增加應用早期失效率。

商業風險

• 客戶集中度過高：SoIC 當前量產客戶極少（輝達、AMD 及少量未公開 HPC 客戶），營收對少數設計公司的產品週期高度敏感。若下游 GPU/AI 晶片出貨量受宏觀環境或庫存影響，SoIC 利用率將劇烈波動。
• 英特爾內部替代：英特爾 Foveros Direct 若在 2025–2026 年成功量產，將刺激部分客戶（尤其北美雲端廠商自研晶片）轉向多源封裝代工策略，稀釋台積電 SoIC 份額。
• 地緣政治與出口限制：美國對華先進製程和先進封裝裝置出口管制可能波及 SoIC 裝置、材料或相關 EDA 工具，影響台積電向特定地區客戶的出貨或產能擴張節奏。

財務風險

• 高研發與資本支出：SoIC 產線建設與維持高昂，裝置折舊週期短（5–7 年），若下游需求增速不及產能擴張速度，固定資產週轉率將承壓。
• 成本降低慢於預期：混合鍵合對 CMP、清潔度、對準要求極高，材料與人工成本佔比高於傳統封裝。若鍵合節距繼續微縮但成本無法線性下降，TCO（總體擁有成本）將在部分應用中遜於改進版 2.5D 方案。

誤讀糾偏

• 誤讀 1：“SoIC 就是更縮微版的 CoWoS。” 糾偏：CoWoS 核心是矽中介層 2.5D 封裝，晶片水平放置並通過大面積微凸塊連線；SoIC 是無凸塊 3D 垂直堆疊，互連機制、物理工藝和訊號特徵截然不同。兩者常配合使用，但不可混為一談。
• 誤讀 2：“用了 SoIC 就可以不用 HBM 了。” 糾偏：SoIC 堆疊的 SRAM 或快取容量極其有限（通常幾十 MB），無法代替 HBM 的高密度、大容量視訊記憶體（數十 GB 級別）。合理的架構是 SoIC 負責近計算快取，HBM 繼續充當主儲存器，形成快取-主存層次結構。
• 誤讀 3：“SoIC 已經在手機晶片中普及。” 糾偏：當前手機 AP 中尚無公開確認的 SoIC 量產應用。手機晶片仍以 InFO-PoP 或 Flip-Chip 方式為主，3D V-Cache 類似方案在行動端因功耗、熱量分佈、成本等多重約束尚未推廣。
• 誤讀 4：“所有 3D 堆疊都是 SoIC。” 糾偏：SoIC 是台積電專有的混合鍵合 3D IC 品牌，不涵蓋微凸塊 3D 堆疊或矽通孔-only 方案。其他家的 3D 封裝應在技術原理上與實際品牌區分。

最新事件

• 2025 年 1 月：台積電 2024 年 Q4 法說會表示先進封裝產能仍然緊張，3D Fabric 平台需求將持續超過供給至少到 2026 年。SoIC 與 CoWoS-L 的聯合設計匯入數量在 2024 年翻倍（具體數字未揭露）。
• 2024 年 12 月：輝達釋出 Blackwell 架構 GPU（B200/GB200），採用 CoWoS-L 加 SoIC 混合鍵合堆疊 SRAM（輝達官網技術白皮書提及，未揭露鍵合節距）。市場預計這是 SoIC 在最高階 AI 訓練晶片中首次大規模商用（UBS 供應鏈報告，2024 年 12 月）。
• 2024 年 9 月：AMD 在臺北創新日上展示下一代 Turin 架構 EPYC 處理器，延續 3D V-Cache 技術，快取總量提升至 1.4 GB（3D 堆疊 3D V-Cache），“推測仍基於台積電混合鍵合平台”（AnandTech 技術分析，未獲 AMD 明確承認）。
• 2024 年 8 月：EV Group 宣佈收到來自亞洲領先代工廠的“多臺高對準精度鍵合裝置訂單”，應用於 3D 異構整合產線擴建（EVG 2024 半年報）。市場普遍推測客戶為台積電。
• 2024 年 6 月：頂級學術會議 VLSI Symposium 發表多篇混合鍵合 3D 整合論文，關鍵技術指標更新：台積電展示 0.5 μm 節距堆疊晶片的初步測試結果，互連良率 99.9%；英特爾展示 Foveros Direct 的 3 μm 節距功能晶片。

追蹤指標

以下指標可幫助追蹤 SoIC 技術的商業化程序與產業鏈影響。

1. 台積電先進封裝營收佔比與增速：法說會每季度揭露，間接反映 SoIC 產能擴張與客戶匯入程度（SoIC 未單獨拆分，但歸屬 3D Fabric 子項）。
2. AI/HPC 晶片的新一代架構採用 3D 堆疊公告：輝達、AMD、英特爾、雲端廠商自研 ASIC 每一代產品的封裝方案選型（微凸塊還是混合鍵合），可判斷 SoIC 滲透率是否跨過產品週期拐點。
3. 鍵合節距與堆疊層數里程碑：台積電在 IEDM/VLSI/技術研討會上更新的輪間距和層數進展，是判斷單位面積算力提升天花板的關鍵技術節點。
4. 混合鍵合裝置訂單：EVG、TEL、應用材料等廠商的先進封裝裝置訂單量和積壓訂單（backlog）可視為產能擴張的先行指標。
5. EDA 3D-IC 工具鏈認證與客戶採納：Cadence、Synopsys 對 SoIC 相關設計套件的授權和使用者數增長趨勢，反映設計匯入的活躍度。
6. 終端晶片功耗/頻寬/熱阻測試資料公開：ISSCC/VLSI 會議上的晶片拆解和效能分析論文，是評估實際表現與宣傳差距的一手信源。
7. 替代技術（矽橋、光互聯）的研發與量產時間表：若 CoWoS-LSI 或矽光互連方案提前突破現有互連密度極限，可能降低部分場景對 3D 堆疊的依賴。

信源

• 台積電技術研討會簡報：“TSMC 3D Fabric Technology Overview”，2022/2023/2024 年度。
• 行業分析報告：Yole Intelligence，“Advanced Packaging Market Monitor”，2024 年 6 月；Prismark，“Advanced Packaging and IC Substrate Technology Review”，2023 年 9 月。
• 學術會議記錄：IEEE IEDM、VLSI Symposium、ECTC 各部關於 Hybrid Bonding 與 SoIC 的論文。2023/2024 年度。
• 拆解報告與晶片分析：TechInsights，AMD Zen 4/5 3D V-Cache 結構分析報告，2023–2024 年。
• 企業公開揭露：台積電法說會（2023/Q1 至 2024/Q4）、輝達/AMD 財報電話會議記錄與產品白皮書。
• 產業鏈報道：Digitimes、AnandTech 關於混合鍵合 3D 封裝的產能與客戶報道（時效性強，部分推測需交叉驗證）。
• 裝置商年報：EV Group 2023 年報，應用材料 2024 年報/10K，關注先進封裝相關細分資料。

注：所有具體數字（鍵合節距、產能、市場規模、營收比等）均已盡力標註來源和年份；未標註者均為行業公開報道的定性範圍或估算。由於無法即時聯網，部分最新季度資料建議以官方法說會或最新報告為準。本文不含薦股、買賣建議、價格預測等投資決策內容。