Tiled Architecture

1. 3 秒看懂

Tile 架构是把一颗传统大芯片“拆”成多个功能独立的小芯片块（Tile），再用先进封装和高密度互连把它们拼成一个系统。核心价值不是省钱，而是用更灵活的方式突破单芯片面积墙、提升良率、混用不同工艺节点，让不同 IP 能像搭积木一样快速组合。你可以把它理解为：芯片设计从“一块巨石雕刻”变成了“乐高式模块组装”。

2. 3 分钟产业解释

传统 SoC（片上系统）把所有功能——CPU 核心、GPU、内存控制器、I/O、高速 SerDes——全部制造在一个大尺寸硅片上。随着计算需求膨胀，这个大芯片的面积越来越大，逼近甚至超过光罩极限（26mm×33mm 左右），良率断崖式下跌，成本急剧上升，而且所有功能都必须被绑定在同一个工艺节点上。

Tile 架构的解法则不同：设计师将芯片按功能或计算粒度划分成多个 Tile，每个 Tile 可以独立选择最合适的制造工艺，然后通过先进封装（2.5D 中介层、硅桥、3D 堆叠等）与标准化的 Die 间互连（Die‑to‑Die Interconnect）把它们组装在一起。

这样带来的直接改变是：

• 突破光罩面积限制：总面积可以超过单颗芯片的物理极限，支撑超大规模 AI 芯片与 CPU。
• 异构工艺集成：计算核心用最昂贵的 3nm/5nm 逻辑工艺，I/O 与 SerDes 用成熟的 12nm/16nm 工艺，节省成本且不影响性能。
• 快速产品迭代：已验证的 Tile 可以跨代重用，只需替换或增加个别 Tile，就能推出新的产品变体，极大缩短设计周期。
• 良率显著提升：小面积的 Tile 本身良率远高于巨型单芯片，虽然封装会引入额外的良率损失，但整体净收益在高端芯片中通常是正面的。

产业里常把 Tile 架构与 Chiplet（小芯片）交织使用。大致可以理解为：Chiplet 强调“小芯片”作为可复用的 IP 单元，Tile 架构更偏向系统级的物理与逻辑分解方式，是实现 Chiplet 落地的核心架构范式之一。英特尔、AMD、苹果、英伟达等一线厂商都已在大规模计算产品中商用 Tile 架构，台积电、三星等代工厂则提供配套的先进封装平台。

值得强调的是，Tile 架构并不是万能灵药。它给设计、散热、互连功耗和生态带来全新的复杂性，只有在芯片复杂度与规模达到相当量级时，单芯片成本过高或工艺限制明显，转向 Tile 架构才有经济意义。

3. 技术原理

3.1 物理集成：2.5D 与 3D 封装

Tile 架构的物理基础是先进封装。主流技术路线分为两类：

• 2.5D 封装：多个 Tile 并排放置在硅中介层（Silicon Interposer）或高密度有机基板上，芯片之间通过中介层内的硅通孔（TSV）和金属走线连接。代表平台包括台积电 CoWoS‑S（硅中介层）、CoWoS‑R（有机中介层）、CoWoS‑L（局部硅桥），以及英特尔 EMIB（嵌入式多管芯互连桥）。EMIB 用小片硅桥嵌入有机基板，只连接相邻 die 的边缘，省去大面积硅中介层，成本更可控。
• 3D 封装：Tile 垂直堆叠，实现芯片对芯片的直接互连，走线距离极短，能提供超高带宽、较低延时和 pJ/bit 级别的能效。英特尔 Foveros 将计算 die 面对面堆叠在基础 die 上，通过微凸块（µbump）连接；台积电 SoIC 采用晶圆对晶圆或芯片对晶圆的混合键合（Hybrid Bonding），互连密度可达每平方毫米数万个连接点，远超微凸块方案。

这些先进封装技术共同决定了 Tile 间的带宽密度、能效、热阻和可制造性，是 Tile 架构得以商用的先决条件。

3.2 逻辑互连：Die‑to‑Die 接口标准

物理堆叠只是第一步，Tile 之间还需要“说同一种语言”。这就催生了各种 Die‑to‑Die 互连协议：

• 英特尔 AIB（Advanced Interface Bus）：源自英特尔自家产品，开放给代工客户使用，用于 Foveros/EMIB 生态。
• OCP ODSA 项目下的 Bunch of Wires（BoW）：面向开放 Chiplet 生态的轻量级并行互连标准，目标是低功耗、低成本。
• UCIe（Universal Chiplet Interconnect Express）：2022 年由英特尔、台积电等联合发起，现已有超过 120 家成员，定义了 2.5D 与 3D 互连的物理层、协议层和测试规范，是当前最受关注的开放标准。UCIe 1.1 版已支持 3D 集成。

逻辑互连层还包含协议适配器，让 Tile 内部原有的 AXI、PCIe、CXL 等总线可以透明地跨越 die 边界，使系统软件看到的是一个统一的地址空间和内存一致性域。

3.3 系统软件协同

Tile 架构要求操作系统、固件、运行时能把物理上分布在不同 die 上的计算与内存资源抽象为一个整体。

• 电源管理：需要在 Tile 粒度上独立控制电压与频率，避免一个 Tile 被锁在较高功耗状态而拖累能效。
• 散热管理：3D 堆叠带来的热密度是 2D 时代的数倍，必须在调度器层面将热点任务迁移到温度较低的计算单元，或通过自适应降频来确保安全。
• 内存一致性：当不同的 Tile 拥有各自的末级缓存和内存控制器时，系统需要维护共享内存的一致性（例如通过 CXL.mem、CXL.cache 协议）。硬件的分布式缓存目录和软件协同缺一不可。

这些系统级问题是 Tile 架构从“实验室演示”走向“数据中心大规模部署”必须跨越的工程鸿沟。

4. 关键参数

评估 Tile 架构及其芯片时，专业投资者和工程团队通常会关注以下参数：

• Die‑to‑Die 带宽密度（Gbps/mm）：单位 die 边缘长度上能提供的互连带宽，直接影响计算 Tile 间的数据搬运能力。UCIe 标准定义的并行互连可超过 1 Tbps/mm。
• 能效（pJ/bit）：每传输 1 bit 信息消耗的能量，是衡量互连物理层是否适合大规模部署的关键。先进封装结合 UCIe 的目标是低于 0.5 pJ/bit。
• 中介层 / 硅桥尺寸与成本：2.5D 集成中，硅中介层面积是成本的主要来源。EMIB、CoWoS‑L 等局部硅桥方案正试图在性能与成本间取得平衡。
• 最大集成 Tile 数量：一颗封装内可容纳的 Tile 数量及其组合方式，决定了平台的可扩展性。AMD MI300X 在一个基板上集成了 12 个计算小芯片（chiplets）和 4 个 I/O die。
• 功耗密度（W/mm²）：3D 堆叠后，热解决方案（TIM、散热器、液冷）能否带走集中热量，直接限制可用计算密度。
• 单颗 Tile 良率 vs 封装整体良率：Tile 架构的净良率收益取决于小 die 良率提升幅度与封装过程引入的额外缺陷之间的差值。
• 互连延迟（ns）：多跳 die 间通信延迟是否在目标应用（如 HPC、AI 训练）的可接受范围内。

上述参数目前尚无统一的第三方标准测试集，各厂商通常只公布自家产品的特定指标，公开对比数据仍然有限。

5. 技术路线

5.1 英特尔：EMIB + Foveros 双轨

英特尔采用 EMIB 实现 2.5D 横向拼接，Foveros 实现 3D 垂直堆叠，并可混合使用“Foveros + EMIB”构建超大规模封装。代表产品包括数据中心 GPU Max 系列（Ponte Vecchio，超过 47 个 Tile）、Sapphire Rapids / Granite Rapids 服务器 CPU。英特尔还通过代工服务（Intel Foundry Services，现 Intel Foundry）将 EMIB 和 Foveros 及 UCIe 接口开放给外部客户。

5.2 AMD：Infinity Fabric + 混合封装

AMD 自 Zen 2 起就在桌面和服务器 CPU 中大量使用 Chiplet/Tile 架构，通过 Infinity Fabric 实现 die 间互连。在 GPU 与 AI 领域，MI250X、MI300X 采用台积电 CoWoS 封装，将计算芯粒、I/O die 和 HBM 堆栈集成。AMD 的 3D V‑Cache 技术和未来产品也在探索 3D 混合键合。

5.3 台积电 3DFabric 平台

台积电将 CoWoS、InFO、SoIC 等封装技术整合为 3DFabric 平台，提供从 2.5D 到 3D 的全套方案，并为客户提供 UCIe 互连的物理层 IP 与工艺设计套件。该平台是 AMD、英伟达（Blackwell 系列）、博通等大厂在多 Tile 集成上的共同制造基础。

5.4 开放 Chiplet 生态

UCIe 联盟旨在打破专有协议的锁定，让不同供应商的 Chiplet 可以在标准接口下即插即用。短期内，标准化的进展集中在物理层与协议层互操作，但真正的“即插即用 Chiplet 市场”还需要 IP 授权、验证、测试等配套生态成熟，预计仍需多年时间。

5.5 中国路线

中国头部芯片设计公司正积极布局 Tile 架构与 Chiplet 技术。中国计算机互连技术联盟（CCITA）牵头制定本土接口标准；多家国产 GPU 和 AI 芯片公司采用多 die 设计以绕过先进制程限制。封装侧，长电科技、通富微电等已量产 2.5D 和 3D 封装方案。制造侧仍在追赶，但成熟制程 Tile 搭配先进封装被视为一种可行的阶段性策略。

6. 上游

6.1 EDA 与 IP

Tile 架构的模块化设计要求 EDA 工具支持异构集成设计、多 die 协同仿真、信号/电源完整性分析、热仿真等。新思科技（Synopsys）推出 3DIC Compiler，铿腾电子（Cadence）提供 Integrity 3D‑IC 平台，同时两家公司均提供 UCIe 等标准的控制器 PHY IP 和验证 IP。

6.2 半导体材料

先进封装对硅中介层、高密度有机基板、热界面材料（TIM）、底部填充料、低翘曲模塑料等提出更高要求。供应商包括住友电工（基板材料）、昭和电工、NAMICS 等。硅通孔材料和化学试剂供应商也在升级产品组合。

6.3 设备与制造

• 光刻：先进封装需要分辨率介于前道与后道之间的光刻设备，ASML 的 i-line 和 KrF 步进光刻机以及尼康的设备被广泛采用。
• 键合与组装：EV Group、SUSS MicroTec、东京电子等在晶圆键合、临时键合/解键合方面地位突出；ASM Pacific 提供精密固晶机。
• 检测与电测：科磊（KLA）、爱德万测试（Advantest）、泰瑞达（Teradyne）提供 die 级与封装级检测、测试接口。

上游整体呈现高度全球化分工，部分高端设备与材料仍由少数海外企业主导。

7. 下游

7.1 数据中心与 AI 芯片

这是当前 Tile 架构最强驱动力。AI 训练与推理对计算密度、内存带宽和功耗的极致要求，使大型 GPU/NPU 必须超越单芯片面积极限。英特尔的 Ponte Vecchio、AMD MI300X、英伟达 Blackwell（含两个大 die 的连接）均采用多 Tile/多 Chiplet 设计。

7.2 高端服务器 CPU

AMD EPYC 与英特尔至强（Xeon）多代产品使用多 Tile 实现高核心数和高内存通道数，同时规避大芯片良率问题。亚马逊 AWS 的 Graviton 系列、Ampere Computing 的处理器也计划在下一代引入 Chiplet 设计。

7.3 消费电子与客户端

苹果 M1 Ultra、M2 Ultra 使用 UltraFusion 硅中介层将两个大型 SoC die 连接，呈现为统一的大型 GPU 和 CPU。未来高端 PC 和移动 SoC 也可能在成本允许下引入多 die 设计，不过当前主流手机 SoC 仍以单 die PoP（封装叠层）为主。

7.4 自动驾驶与边缘计算

自动驾驶 SoC 需要集成高吞吐的 AI 加速器、图像信号处理器、安全岛等不同功能，对功能安全隔离有天然需求。多 Tile 设计可以物理隔离不同安全等级的功能，同时异质集成传感器接口。特斯拉 FSD 芯片、Mobileye EyeQ Ultra 等均采用 Chiplet 思路。

8. 受益公司

以下分类基于企业在该领域的技术布局与公开披露的产业角色，仅供参考，不代表任何投资建议。

• IDM 与芯片设计：英特尔（Foveros/EMIB，含代工服务）、AMD（Infinity Fabric + 3D V‑Cache）、英伟达（多 die 产品路线图）、苹果（UltraFusion）、华为海思（部分服务器芯片已现模块化设计）、阿里平头哥（倚天系列服务器芯片）、壁仞科技、摩尔线程等国产 GPU 企业在多 die 封装上的探索。
• 晶圆代工：台积电（3DFabric 平台领导者）、三星（I‑Cube、X‑Cube）、英特尔代工服务（IF），中芯国际、华虹等在成熟制程 Tile 制造上有产能基础。
• 封装与测试：台积电（CoWoS 产能核心）、日月光（ASE）与 Amkor 主导传统 OSAT 先进封装；长电科技、通富微电在中国本土具备 2.5D/3D 封装能力。
• 设备与 EDA：Synopsys、Cadence、ASML、应用材料、东京电子等。
• IP 与互连：Alphawave Semi、Credo、Rambus 等提供 SerDes 和 UCIe IP。

9. 市场规模

目前尚无独立研究机构发布“Tile 架构市场”的单独统计。通常以先进封装市场和小芯片（Chiplet）处理器市场作为近似参考。

• 先进封装市场：根据 Yole Intelligence《Advanced Packaging Market Monitor》（2023 年第 4 季度），全球先进封装收入预计从 2022 年的 443 亿美元增长至 2028 年的约 786 亿美元，复合年增长率（CAGR）约 10.1%。2.5D/3D 封装是增速最快的子领域之一。
• Chiplet 处理器市场：多家机构提出预测，但口径差异大。市场调研机构 Transparency Market Research 在 2024 年发布的报告中预测，全球 Chiplet 市场规模在 2024‑2034 年间以约 40% 的 CAGR 增长，到 2034 年将达到较高水平（具体数字因报告版本而异）。因缺乏一致口径，此处不列举具体数值，建议关注先进封装产能增长作为先行指标。

封装产能方面，台积电 CoWoS 产能持续扩张，日月光、Amkor 等 OSAT 也在加大相关投资。公开数据未提供一条统括全球 2.5D/3D 产能的总数，但可跟踪台积电、三星及主要封测企业的资本支出计划。

10. 玩家对比

注：上表基于截至 2025 年一季度的公开信息整理。

11. 风险

• 互连瓶颈：Die‑to‑Die 接口功耗和芯片间延迟仍然是多 Tile 系统的架构天花板。在一些访存密集或实时性要求极高的应用中，跨 Tile 通信开销可能抵消并行计算收益。
• 热管理几何级难度：3D 堆叠使得热点区域的热阻大幅增加，若不能有效散热，长时间负载下芯片将被迫降频；这也对系统级冷却方案（液冷、浸没式等）提出更高要求。
• 封装成本与良率平衡：虽然 Tile 本身良率高，但引入中介层、微凸块、TSV、混合键合等步骤增加了封装成本与缺陷风险。并非所有芯片划分方式都能获得净成本收益。
• 生态锁定与标准碎片化：各家专有互连（Intel AIB、AMD Infinity Fabric、NVLink‑C2C）互不兼容，用户一旦选定架构，切换成本高昂。UCIe 虽旨在破局，但标准整合仍需时日。
• 供应链集中风险：高端先进封装产能主要集中于台积电，在需求和地缘政治波动下，交付周期与分配优先级可能影响下游客户。
• 地缘政治与出口管制：关键 EDA 工具、先进制程及部分封装设备对中国企业获取渠道受限，可能延缓国内在 Tile 架构上的整体商用进程。

12. 误读纠偏

误区一：“Tile 架构等于低成本”
事实：仅在大芯片、高复杂度的场景下，通过良率改善和不同工艺混用可能实现净成本下降。对于中低端芯片，引入先进封装反而会推高总成本。

误区二：“Tile 就是 Chiplet，两者完全等同”
事实：Chiplet 是“小芯片”的实体和概念，Tile 架构强调整片系统的物理与逻辑划分，一般包含多个 Chiplet。Tile 架构是 Chiplet 方案的一种具体设计方法。

误区三：“只要用上 Tile 架构，性能就一定更好”
事实：性能提升取决于 Tile 划分策略、互连带宽和延迟、软件调度效率。糟糕的划分与互连设计可能导致性能不及单片方案。

误区四：“Tile 架构可以实现不同厂商小芯片的即插即用”
事实：当前除部分特定合作案外，不同厂商的 Chiplet 在商业上实现通用互连仍非常困难，IP 授权、电气兼容性、功耗协同和测试校验都是障碍。开放 Chiplet 生态仍处于早期建设阶段。

误区五：“Tile 架构一经采用，就不需要先进制程了”
事实：逻辑计算 Tile 仍需要先进制程实现性能与能效目标；I/O 类 Tile 可用成熟制程，但整体架构的竞争力离不开先进制程支撑。

13. 最新事件

• 2024‑2025 年 AI 芯片多 die 设计密集发布：英伟达 Blackwell 架构 GPU 采用两个大型计算 die 通过 NVLink‑C2C 与 I/O die 连接，集成于同一 CoWoS‑L 封装；AMD MI300X 采用 12 个计算 die + 4 个 I/O die 的 3.5D 封装设计，HBM 堆栈进一步扩展。
• UCIe 2.0 标准推进：UCIe 联盟在 2024 年发布了 2.0 规范重要更新，加强了对 3D 集成和更高带宽密度方案的支持，并新增可测试性设计（DFT）规范以降低 Chiplet 验证复杂度。
• 英特尔与台积电合作：据 2024‑2025 年公开报道，英特尔已成为台积电先进封装的重要订单来源之一，部分产品采用台积电封装工艺与自有 EMIB 技术结合，显示代工与封装分工趋于复杂。
• 国内多 die AI 芯片加速落地：多家国产 AI 芯片公司（如华为昇腾、壁仞、天数智芯等）规划或已在产品中采用多 die 封装技术，利用成熟制程与先进封装尝试突破算力限制。中国头部封测企业长电科技、通富微电 2024 年先进封装产能利用率显著上升。
• 台积电 CoWoS 扩产：台积电 2023‑2024 年多次宣布扩大 CoWoS 产能，到 2025 年底月产能目标数倍增长，以缓解供给瓶颈，反映 Tile 架构产品下游需求持续增长。

以上信息截至 2025 年一季度，具体时间、技术细节以各公司公告为准。

14. 跟踪指标

• 先进封装产能与资本开支：台积电、三星、英特尔、ASE 等公司每季度披露的先进封装收入占比及资本支出计划，是观察 Tile 架构渗透率最直接的指标。
• UCIe 联盟成员数量和产品认证：UCIe 兼容产品的推出数量和互操作性演示，反映开放生态的成熟度。
• Die‑to‑Die IP 授权动向：Synopsys、Cadence、Alphawave 等公司的接口 IP 设计 win 数量和节点迁移，可窥见产业采用节奏。
• 多 Tile 产品路标：英特尔、AMD、英伟达、苹果等公司的产品路线图（如 Tile 数量、封装技术迭代）影响供应链上下游。
• 封装基板与材料交期与价格：高密度基板交货周期和价格变化，是先进封装产能紧张程度的先兆。
• 国内政策与标准进展：CCITA 接口标准更新、国家集成电路产业基金对先进封装的投资重点，国内封测厂的产能利用率和客户结构变化。
• 产品级实测指标：各公司发布的总拥有成本（TCO）、能效比、每瓦性能提升等数据，即使非标准化对比，也作为技术经济可行性的辅助验证。

15. 信源

• Yole Intelligence, Advanced Packaging Market Monitor, Q4 2023.
• Intel 官网技术白皮书，EMIB、Foveros 及 Granite Rapids、Ponte Vecchio 产品介绍（2023‑2024）。
• AMD 投资者关系与产品页面，MI300X、3D V‑Cache 技术说明（2023‑2024）。
• NVIDIA 技术博客，Blackwell Architecture，NVLink‑C2C（2024‑2025）。
• UCIe 联盟，UCIe 1.1 / 2.0 Specification 及相关新闻发布（2022‑2024）。
• 台积电 3DFabric 技术说明，投资者会议纪要（2023‑2024）。
• 中国计算机互连技术联盟（CCITA）公开新闻与白皮书。
• 长电科技、通富微电、日月光、Amkor 年度报告与投资者简报（2022‑2024）。
• Synopsys、Cadence 3D‑IC 方案技术资料与官方新闻。
• Transparency Market Research, Chiplet Market – Global Industry Analysis, Size, Share, Growth, Trends, and Forecast, 2024‑2034.

免责声明：本内容基于截至 2025 年初的公开信息整理，仅供行业研究与知识参考，不构成任何投资、交易或技术决策建议。相关财务数据、产能规划、产品路线图请以各公司最新公告与官方文件为准。