Tiled Architecture
1. 3 秒看懂
Tile 架構是把一顆傳統大晶片“拆”成多個功能獨立的小晶片塊（Tile），再用先進封裝和高密度互連把它們拼成一個系統。核心價值不是省錢，而是用更靈活的方式突破單晶片面積牆、提升良率、混用不同工藝節點，讓不同 IP 能像搭積木一樣快速組合。你可以把它理解為：晶片設計從“一塊巨石雕刻”變成了“樂高式模組組裝”。
2. 3 分鐘產業解釋
傳統 SoC（片上系統）把所有功能——CPU 核心、GPU、記憶體控制器、I/O、高速 SerDes——全部製造在一個大尺寸矽片上。隨著計算需求膨脹，這個大晶片的面積越來越大，逼近甚至超過光罩極限（26mm×33mm 左右），良率斷崖式下跌，成本急劇上升，而且所有功能都必須被繫結在同一個工藝節點上。
Tile 架構的解法則不同：設計師將晶片按功能或計算粒度劃分成多個 Tile，每個 Tile 可以獨立選擇最合適的製造工藝，然後通過先進封裝（2.5D 中介層、矽橋、3D 堆疊等）與標準化的 Die 間互連（Die‑to‑Die Interconnect）把它們組裝在一起。
這樣帶來的直接改變是：
- 突破光罩面積限制：總面積可以超過單顆晶片的物理極限，支撐超大規模 AI 晶片與 CPU。
- 異構工藝整合：計算核心用最昂貴的 3nm/5nm 邏輯工藝，I/O 與 SerDes 用成熟的 12nm/16nm 工藝，節省成本且不影響效能。
- 快速產品迭代：已驗證的 Tile 可以跨代重用，只需替換或增加個別 Tile，就能推出新的產品變體，極大縮短設計週期。
- 良率顯著提升：小面積的 Tile 本身良率遠高於巨型單晶片，雖然封裝會引入額外的良率損失，但整體淨收益在高階晶片中通常是正面的。
產業裡常把 Tile 架構與 Chiplet（小晶片）交織使用。大致可以理解為：Chiplet 強調“小晶片”作為可複用的 IP 單元，Tile 架構更偏向系統級的物理與邏輯分解方式，是實現 Chiplet 落地的核心架構範式之一。英特爾、AMD、Apple、輝達等一線廠商都已在大規模計算產品中商用 Tile 架構，台積電、三星等代工廠則提供配套的先進封裝平台。
值得強調的是，Tile 架構並不是萬能靈藥。它給設計、散熱、互連功耗和生態帶來全新的複雜性，只有在晶片複雜度與規模達到相當量級時，單晶片成本過高或工藝限制明顯，轉向 Tile 架構才有經濟意義。
3. 技術原理
3.1 物理整合：2.5D 與 3D 封裝
Tile 架構的物理基礎是先進封裝。主流技術路線分為兩類：
- 2.5D 封裝：多個 Tile 並排放置在矽中介層（Silicon Interposer）或高密度有機基板上，晶片之間通過中介層內的矽通孔（TSV）和金屬走線連線。代表平台包括台積電 CoWoS‑S（矽中介層）、CoWoS‑R（有機中介層）、CoWoS‑L（區域性矽橋），以及英特爾 EMIB（嵌入式多管芯互連橋）。EMIB 用小片矽橋嵌入有機基板，只連線相鄰 die 的邊緣，省去大面積矽中介層，成本更可控。
- 3D 封裝：Tile 垂直堆疊，實現晶片對晶片的直接互連，走線距離極短，能提供超高頻寬、較低延時和 pJ/bit 級別的能效。英特爾 Foveros 將計算 die 面對面堆疊在基礎 die 上，通過微凸塊（µbump）連線；台積電 SoIC 採用晶圓對晶圓或晶片對晶圓的混合鍵合（Hybrid Bonding），互連密度可達每平方毫米數萬個連線點，遠超微凸塊方案。
這些先進封裝技術共同決定了 Tile 間的頻寬密度、能效、熱阻和可製造性，是 Tile 架構得以商用的先決條件。
3.2 邏輯互連：Die‑to‑Die 介面標準
物理堆疊只是第一步，Tile 之間還需要“說同一種語言”。這就催生了各種 Die‑to‑Die 互連協議：
- 英特爾 AIB（Advanced Interface Bus）：源自英特爾自家產品，開放給代工客戶使用，用於 Foveros/EMIB 生態。
- OCP ODSA 專案下的 Bunch of Wires（BoW）：面向開放 Chiplet 生態的輕量級並行互連標準，目標是低功耗、低成本。
- UCIe（Universal Chiplet Interconnect Express）：2022 年由英特爾、台積電等聯合發起，現已有超過 120 家成員，定義了 2.5D 與 3D 互連的物理層、協議層和測試規範，是當前最受關注的開放標準。UCIe 1.1 版已支援 3D 整合。
邏輯互連層還包含協議介面卡，讓 Tile 內部原有的 AXI、PCIe、CXL 等匯流排可以透明地跨越 die 邊界，使系統軟體看到的是一個統一的地址空間和記憶體一致性域。
3.3 系統軟體協同
Tile 架構要求作業系統、韌體、執行時能把物理上分佈在不同 die 上的計算與記憶體資源抽象為一個整體。
- 電源管理：需要在 Tile 粒度上獨立控制電壓與頻率，避免一個 Tile 被鎖在較高功耗狀態而拖累能效。
- 散熱管理：3D 堆疊帶來的熱密度是 2D 時代的數倍，必須在排程器層面將熱點任務遷移到溫度較低的計算單元，或通過自適應降頻來確保安全。
- 記憶體一致性：當不同的 Tile 擁有各自的末級快取和記憶體控制器時，系統需要維護共享記憶體的一致性（例如通過 CXL.mem、CXL.cache 協議）。硬體的分散式快取目錄和軟體協同缺一不可。
這些系統級問題是 Tile 架構從“實驗室演示”走向“資料中心大規模部署”必須跨越的工程鴻溝。
4. 關鍵引數
評估 Tile 架構及其晶片時，專業投資者和工程團隊通常會關注以下引數：
- Die‑to‑Die 頻寬密度（Gbps/mm）：單位 die 邊緣長度上能提供的互連頻寬，直接影響計算 Tile 間的資料搬運能力。UCIe 標準定義的並行互連可超過 1 Tbps/mm。
- 能效（pJ/bit）：每傳輸 1 bit 資訊消耗的能量，是衡量互連物理層是否適合大規模部署的關鍵。先進封裝結合 UCIe 的目標是低於 0.5 pJ/bit。
- 中介層 / 矽橋尺寸與成本：2.5D 整合中，矽中介層面積是成本的主要來源。EMIB、CoWoS‑L 等區域性矽橋方案正試圖在效能與成本間取得平衡。
- 最大整合 Tile 數量：一顆封裝內可容納的 Tile 數量及其組合方式，決定了平台的可擴充套件性。AMD MI300X 在一個基板上集成了 12 個計算小晶片（chiplets）和 4 個 I/O die。
- 功耗密度（W/mm²）：3D 堆疊後，熱解決方案（TIM、散熱器、液冷）能否帶走集中熱量，直接限制可用計算密度。
- 單顆 Tile 良率 vs 封裝整體良率：Tile 架構的淨良率收益取決於小 die 良率提升幅度與封裝過程引入的額外缺陷之間的差值。
- 互連延遲（ns）：多跳 die 間通訊延遲是否在目標應用（如 HPC、AI 訓練）的可接受範圍內。
上述引數目前尚無統一的第三方標準測試集，各廠商通常只公佈自家產品的特定指標，公開對比資料仍然有限。
5. 技術路線
5.1 英特爾：EMIB + Foveros 雙軌
英特爾採用 EMIB 實現 2.5D 橫向拼接，Foveros 實現 3D 垂直堆疊，並可混合使用“Foveros + EMIB”建置超大規模封裝。代表產品包括資料中心 GPU Max 系列（Ponte Vecchio，超過 47 個 Tile）、Sapphire Rapids / Granite Rapids 伺服器 CPU。英特爾還通過代工服務（Intel Foundry Services，現 Intel Foundry）將 EMIB 和 Foveros 及 UCIe 介面開放給外部客戶。
5.2 AMD：Infinity Fabric + 混合封裝
AMD 自 Zen 2 起就在桌面和伺服器 CPU 中大量使用 Chiplet/Tile 架構，通過 Infinity Fabric 實現 die 間互連。在 GPU 與 AI 領域，MI250X、MI300X 採用台積電 CoWoS 封裝，將計算芯粒、I/O die 和 HBM 堆疊整合。AMD 的 3D V‑Cache 技術和未來產品也在探索 3D 混合鍵合。
5.3 台積電 3DFabric 平台
台積電將 CoWoS、InFO、SoIC 等封裝技術整合為 3DFabric 平台，提供從 2.5D 到 3D 的全套方案，併為客戶提供 UCIe 互連的物理層 IP 與工藝設計套件。該平台是 AMD、輝達（Blackwell 系列）、博通等大廠在多 Tile 整合上的共同製造基礎。
5.4 開放 Chiplet 生態
UCIe 聯盟旨在打破專有協議的鎖定，讓不同供應商的 Chiplet 可以在標準介面下即插即用。短期內，標準化的進展集中在物理層與協議層互操作，但真正的“即插即用 Chiplet 市場”還需要 IP 授權、驗證、測試等配套生態成熟，預計仍需多年時間。
5.5 中國路線
中國頭部晶片設計公司正積極版面配置 Tile 架構與 Chiplet 技術。中國計算機互連技術聯盟（CCITA）牽頭制定本土介面標準；多家國產 GPU 和 AI 晶片公司採用多 die 設計以繞過先進製程限制。封裝側，長電科技、通富微電等已量產 2.5D 和 3D 封裝方案。製造側仍在追趕，但成熟製程 Tile 搭配先進封裝被視為一種可行的階段性策略。
6. 上游
6.1 EDA 與 IP
Tile 架構的模組化設計要求 EDA 工具支援異構整合設計、多 die 協同模擬、訊號/電源完整性分析、熱模擬等。新思科技（Synopsys）推出 3DIC Compiler，鏗騰電子（Cadence）提供 Integrity 3D‑IC 平台，同時兩家公司均提供 UCIe 等標準的控制器 PHY IP 和驗證 IP。
6.2 半導體材料
先進封裝對矽中介層、高密度有機基板、熱介面材料（TIM）、底部填充料、低翹曲模塑膠等提出更高要求。供應商包括住友電工（基板材料）、昭和電工、NAMICS 等。矽通孔材料和化學試劑供應商也在升級產品組合。
6.3 裝置與製造
- 光刻：先進封裝需要解析度介於前道與後道之間的光刻裝置，ASML 的 i-line 和 KrF 步進光刻機以及尼康的裝置被廣泛採用。
- 鍵合與組裝：EV Group、SUSS MicroTec、東京電子等在晶圓鍵合、臨時鍵合/解鍵合方面地位突出；ASM Pacific 提供精密固晶機。
- 檢測與電測：科磊（KLA）、愛德萬測試（Advantest）、泰瑞達（Teradyne）提供 die 級與封裝級檢測、測試介面。
上游整體呈現高度全球化分工，部分高階裝置與材料仍由少數海外企業主導。
7. 下游
7.1 資料中心與 AI 晶片
這是當前 Tile 架構最強驅動力。AI 訓練與推論對計算密度、記憶體頻寬和功耗的極致要求，使大型 GPU/NPU 必須超越單晶片面積極限。英特爾的 Ponte Vecchio、AMD MI300X、輝達 Blackwell（含兩個大 die 的連線）均採用多 Tile/多 Chiplet 設計。
7.2 高階伺服器 CPU
AMD EPYC 與英特爾至強（Xeon）多代產品使用多 Tile 實現高核心數和高記憶體通道數，同時規避大晶片良率問題。亞馬遜 AWS 的 Graviton 系列、Ampere Computing 的處理器也計劃在下一代引入 Chiplet 設計。
7.3 消費電子與客戶端
Apple M1 Ultra、M2 Ultra 使用 UltraFusion 矽中介層將兩個大型 SoC die 連線，呈現為統一的大型 GPU 和 CPU。未來高階 PC 和移動 SoC 也可能在成本允許下引入多 die 設計，不過當前主流手機 SoC 仍以單 die PoP（封裝疊層）為主。
7.4 自動駕駛與邊緣計算
自動駕駛 SoC 需要整合高吞吐的 AI 加速器、影像訊號處理器、安全島等不同功能，對功能安全隔離有天然需求。多 Tile 設計可以物理隔離不同安全等級的功能，同時異質整合感測器介面。特斯拉 FSD 晶片、Mobileye EyeQ Ultra 等均採用 Chiplet 思路。
8. 受益公司
以下分類基於企業在該領域的技術版面配置與公開揭露的產業角色，僅供參考，不代表任何投資建議。
- IDM 與晶片設計：英特爾（Foveros/EMIB，含代工服務）、AMD（Infinity Fabric + 3D V‑Cache）、輝達（多 die 產品路線圖）、Apple（UltraFusion）、華為海思（部分伺服器晶片已現模組化設計）、阿里平頭哥（倚天系列伺服器晶片）、壁仞科技、摩爾線程等國產 GPU 企業在多 die 封裝上的探索。
- 晶圓代工：台積電（3DFabric 平台領導者）、三星（I‑Cube、X‑Cube）、英特爾代工服務（IF），中芯國際、華虹等在成熟製程 Tile 製造上有產能基礎。
- 封裝與測試：台積電（CoWoS 產能核心）、日月光（ASE）與 Amkor 主導傳統 OSAT 先進封裝；長電科技、通富微電在中國本土具備 2.5D/3D 封裝能力。
- 裝置與 EDA：Synopsys、Cadence、ASML、應用材料、東京電子等。
- IP 與互連：Alphawave Semi、Credo、Rambus 等提供 SerDes 和 UCIe IP。
9. 市場規模
目前尚無獨立研究機構釋出“Tile 架構市場”的單獨統計。通常以先進封裝市場和小晶片（Chiplet）處理器市場作為近似參考。
- 先進封裝市場：根據 Yole Intelligence《Advanced Packaging Market Monitor》（2023 年第 4 季度），全球先進封裝營收預計從 2022 年的 443 億美元增長至 2028 年的約 786 億美元，複合年增長率（CAGR）約 10.1%。2.5D/3D 封裝是增速最快的子領域之一。
- Chiplet 處理器市場：多家機構提出預測，但口徑差異大。市場調研機構 Transparency Market Research 在 2024 年釋出的報告中預測，全球 Chiplet 市場規模在 2024‑2034 年間以約 40% 的 CAGR 增長，到 2034 年將達到較高水平（具體數字因報告版本而異）。因缺乏一致口徑，此處不列舉具體數值，建議關注先進封裝產能增長作為先行指標。
封裝產能方面，台積電 CoWoS 產能持續擴張，日月光、Amkor 等 OSAT 也在加大相關投資。公開資料未提供一條統括全球 2.5D/3D 產能的總數，但可追蹤台積電、三星及主要封測企業的資本支出計劃。
10. 玩家對比
| 維度 | 英特爾 | AMD | 輝達 | 台積電（代工視角） | 中國廠商（整體） |
|---|---|---|---|---|---|
| 核心架構/封裝技術 | EMIB（2.5D），Foveros（3D），混合使用 | 基於台積電 CoWoS、Infinity Fabric 互連，3D V‑Cache 混合鍵合 | 基於台積電 CoWoS（Hopper、Blackwell），自研 NVLink‑C2C 互連 | 提供 CoWoS、InFO、SoIC 等完整平台；為 UCIe 聯盟發起方 | 自研互連標準（CCITA），多 die 設計用於 AI 晶片；長電、通富微電提供封裝 |
| 主要商用產品 | Ponte Vecchio GPU、Sapphire/Granite Rapids CPU、Meteor Lake 移動處理器 | EPYC 伺服器 CPU、MI250X/MI300X AI 加速器、3D V‑Cache 桌面 CPU | H100/H200/B100 GPU，Grace CPU，NVIDIA DRIVE Thor 等 | 代工 AMD、輝達、Apple等大部分先進產品 | 華為昇騰 910 系列、阿里倚天 710、部分國產 GPU 和 AI 加速卡 |
| 生態開放度 | 將 EMIB/Foveros/IF 代工開放，參與 UCIe | 深度使用台積電生態，並不開放自身架構給第三方 Chiplet | 引入 NVLink‑C2C，加入 UCIe 但不公開提供代工服務 | 通過 3DFabric 聯盟建立生態，支援 UCIe，對外開放設計能力和 IP | 目標建立自主標準、降低對海外先進製程依賴，開放度目前有限 |
| 製程靈活性 | 自研 Intel 4/3/20A 等先進節點 + 外部代工，可混合製程 | 僅設計，依賴台積電先進製程 | 依賴台積電（部分可能引入三星） | 從 5nm/3nm 到成熟製程全覆蓋，可代工客戶不同製程 Tile | 先進製程受限（公開資料未見自由代工 3nm/5nm 的規模使用），偏向成熟+先進封裝 |
| 產能保障 | 自有 Fab + 外包，先進封裝產能正在爬坡 | 依賴台積電 CoWoS 產能 | 依賴台積電 CoWoS 產能 | 在先進封裝產能佔據最大份額，持續擴產中，產能供不應求 | 先進封裝產能快速上量，但整體佔全球份額較小（無精確統計） |
注：上表基於截至 2025 年一季度的公開資訊整理。
11. 風險
- 互連瓶頸：Die‑to‑Die 介面功耗和晶片間延遲仍然是多 Tile 系統的架構天花板。在一些訪存密集或即時性要求極高的應用中，跨 Tile 通訊開銷可能抵消平行計算收益。
- 熱管理幾何級難度：3D 堆疊使得熱點區域的熱阻大幅增加，若不能有效散熱，長時間負載下晶片將被迫降頻；這也對系統級冷卻方案（液冷、浸沒式等）提出更高要求。
- 封裝成本與良率平衡：雖然 Tile 本身良率高，但引入中介層、微凸塊、TSV、混合鍵合等步驟增加了封裝成本與缺陷風險。並非所有晶片劃分方式都能獲得淨成本收益。
- 生態鎖定與標準碎片化：各家專有互連（Intel AIB、AMD Infinity Fabric、NVLink‑C2C）互不相容，使用者一旦選定架構，切換成本高昂。UCIe 雖旨在破局，但標準整合仍需時日。
- 供應鏈集中風險：高階先進封裝產能主要集中於台積電，在需求和地緣政治波動下，交付週期與分配優先順序可能影響下游客戶。
- 地緣政治與出口管制：關鍵 EDA 工具、先進製程及部分封裝裝置對中國企業獲取渠道受限，可能延緩國內在 Tile 架構上的整體商用程序。
12. 誤讀糾偏
誤區一：“Tile 架構等於低成本”
事實：僅在大晶片、高複雜度的場景下，通過良率改善和不同工藝混用可能實現淨成本下降。對於中低端晶片，引入先進封裝反而會推高總成本。
誤區二：“Tile 就是 Chiplet，兩者完全等同”
事實：Chiplet 是“小晶片”的實體和概念，Tile 架構強調整片系統的物理與邏輯劃分，一般包含多個 Chiplet。Tile 架構是 Chiplet 方案的一種具體設計方法。
誤區三：“只要用上 Tile 架構，效能就一定更好”
事實：效能提升取決於 Tile 劃分策略、互連頻寬和延遲、軟體排程效率。糟糕的劃分與互連設計可能導致效能不及單片方案。
誤區四：“Tile 架構可以實現不同廠商小晶片的即插即用”
事實：當前除部分特定合作案外，不同廠商的 Chiplet 在商業上實現通用互連仍非常困難，IP 授權、電氣相容性、功耗協同和測試校驗都是障礙。開放 Chiplet 生態仍處於早期建設階段。
誤區五：“Tile 架構一經採用，就不需要先進製程了”
事實：邏輯計算 Tile 仍需要先進製程實現效能與能效目標；I/O 類 Tile 可用成熟製程，但整體架構的競爭力離不開先進製程支撐。
13. 最新事件
- 2024‑2025 年 AI 晶片多 die 設計密集釋出：輝達 Blackwell 架構 GPU 採用兩個大型計算 die 通過 NVLink‑C2C 與 I/O die 連線，集成於同一 CoWoS‑L 封裝；AMD MI300X 採用 12 個計算 die + 4 個 I/O die 的 3.5D 封裝設計，HBM 堆疊進一步擴充套件。
- UCIe 2.0 標準推進：UCIe 聯盟在 2024 年釋出了 2.0 規範重要更新，加強了對 3D 整合和更高頻寬密度方案的支援，並新增可測試性設計（DFT）規範以降低 Chiplet 驗證複雜度。
- 英特爾與台積電合作：據 2024‑2025 年公開報道，英特爾已成為台積電先進封裝的重要訂單來源之一，部分產品採用台積電封裝工藝與自有 EMIB 技術結合，顯示代工與封裝分工趨於複雜。
- 國內多 die AI 晶片加速落地：多家國產 AI 晶片公司（如華為昇騰、壁仞、天數智芯等）規劃或已在產品中採用多 die 封裝技術，利用成熟製程與先進封裝嘗試突破算力限制。中國頭部封測企業長電科技、通富微電 2024 年先進封裝產能利用率顯著上升。
- 台積電 CoWoS 擴產：台積電 2023‑2024 年多次宣佈擴大 CoWoS 產能，到 2025 年底月產能目標數倍增長，以緩解供給瓶頸，反映 Tile 架構產品下游需求持續增長。
以上資訊截至 2025 年一季度，具體時間、技術細節以各公司公告為準。
14. 追蹤指標
- 先進封裝產能與資本支出：台積電、三星、英特爾、ASE 等公司每季度揭露的先進封裝營收佔比及資本支出計劃，是觀察 Tile 架構滲透率最直接的指標。
- UCIe 聯盟成員數量和產品認證：UCIe 相容產品的推出數量和互操作性演示，反映開放生態的成熟度。
- Die‑to‑Die IP 授權動向：Synopsys、Cadence、Alphawave 等公司的介面 IP 設計 win 數量和節點遷移，可窺見產業採用節奏。
- 多 Tile 產品路標：英特爾、AMD、輝達、Apple等公司的產品路線圖（如 Tile 數量、封裝技術迭代）影響供應鏈上下游。
- 封裝基板與材料交期與價格：高密度基板交貨週期和價格變化，是先進封裝產能緊張程度的先兆。
- 國內政策與標準進展：CCITA 介面標準更新、國家積體電路產業基金對先進封裝的投資重點，國內封測廠的產能利用率和客戶結構變化。
- 產品級實測指標：各公司釋出的總擁有成本（TCO）、能效比、每瓦效能提升等資料，即使非標準化對比，也作為技術經濟可行性的輔助驗證。
15. 信源
- Yole Intelligence, Advanced Packaging Market Monitor, Q4 2023.
- Intel 官網技術白皮書，EMIB、Foveros 及 Granite Rapids、Ponte Vecchio 產品介紹（2023‑2024）。
- AMD 投資者關係與產品頁面，MI300X、3D V‑Cache 技術說明（2023‑2024）。
- NVIDIA 技術部落格，Blackwell Architecture，NVLink‑C2C（2024‑2025）。
- UCIe 聯盟，UCIe 1.1 / 2.0 Specification 及相關新聞釋出（2022‑2024）。
- 台積電 3DFabric 技術說明，投資者會議紀要（2023‑2024）。
- 中國計算機互連技術聯盟（CCITA）公開新聞與白皮書。
- 長電科技、通富微電、日月光、Amkor 年度報告與投資者簡報（2022‑2024）。
- Synopsys、Cadence 3D‑IC 方案技術資料與官方新聞。
- Transparency Market Research, Chiplet Market – Global Industry Analysis, Size, Share, Growth, Trends, and Forecast, 2024‑2034.
免責宣告：本內容基於截至 2025 年初的公開資訊整理，僅供行業研究與知識參考，不構成任何投資、交易或技術決策建議。相關財務資料、產能規劃、產品路線圖請以各公司最新公告與官方檔案為準。