顶级芯片制造工艺

1 三秒看懂

一句话定义：顶级芯片制造工艺是半导体产业链“皇冠上的明珠”，指当前全球最前沿的集成电路制造节点（2024年为3nm量产、2nm试产），是AI芯片实现百亿亿次算力、数据中心能效比突破的物理底座。

产业链定位：处于“链”与“芯”的枢纽位置——上游承接设备与材料，下游决定芯片设计与终端应用的性能天花板。掌握该工艺的企业（2024年实为台积电、三星、英特尔三家）拥有重塑全球科技竞争格局的产业话语权。

关键数字（一瞥）：

• 一颗3nm芯片可集成约190-220亿个晶体管（来源：台积电2023年技术论坛公开数据，基于SRAM密度推算）
• 单条2nm量产产线建设成本约280-320亿美元（来源：台积电2024Q1法说会口径，含厂房、设备、安装调试）
• 2024年全球先进制程（7nm及以下）产能约**85%-90%**集中在台湾地区（来源：BCG 2024年5月报告《半导体供应链地理集中度》）

2 三分钟产业解释

2.1 为什么顶级工艺是AI时代的核心瓶颈

2022年底ChatGPT引爆大模型竞赛后，算力需求呈指数级增长。以英伟达H100（台积电4nm工艺）为例，单卡FP16算力约989 TFLOPS，而2024年发布的B200（台积电4NP工艺）已跃升至约4,500 TFLOPS，12个月内提升近5倍（来源：英伟达2024年GTC大会公开数据）。这一增幅的物理基础，正是制造工艺从5nm向4nm/3nm的演进。

顶级工艺的“顶级”二字，具体体现在三个维度：

1. 晶体管密度：每平方毫米集成的晶体管数量。台积电5nm约1.71亿个/mm²，3nm提升至约2.15亿个/mm²（来源：台积电2023年技术研讨会数据），增幅约26%。
2. 能效比：单位算力的功耗。同等性能下，3nm较5nm功耗降低约25-30%；同等功耗下，性能提升约10-15%（来源：台积电2023Q4法说会）。
3. 良率：晶圆上可正常工作的芯片占比。良率直接决定经济可行性——3nm初期的逻辑良率若低于60%，单芯片成本将高到仅有苹果、英伟达等顶级客户才能承受。

2.2 产业竞争格局：三人游戏

截至2024年12月，全球具备7nm及以下制程量产能力的代工厂仅台积电、三星、英特尔三家。中芯国际在14nm节点实现量产（来源：中芯国际2020年年报），更先进节点的进展公开资料未见详细披露。

三家巨头的战略分化明显：

• 台积电：走“稳扎稳打”路线，N3（3nm基础版）、N3E（增强版）、N3P（性能增强版）按节奏推出，客户覆盖苹果、英伟达、AMD、高通、英特尔（部分产品）。
• 三星：走“架构激进”路线，率先在3nm节点导入GAA（全环绕栅极）晶体管架构，但2023年量产初期良率不佳（韩媒theElec 2023年6月报道良率约50-60%，公司未官方确认），导致高端客户流失。
• 英特尔：走“IDM 2.0”路线，既要追赶先进工艺（计划2025年量产18A，即1.8nm级），又要开放代工服务，战略复杂度极高。

2.3 这为什么是一个“概念”

在投资研究与产业分析语境中，“顶级制造工艺”不是一个单一公司概念，而是围绕“先进制程壁垒”形成的产业概念集群。它辐射：

• 设备端：ASML EUV光刻机出货量（2024年约50-55台，来源：ASML 2024Q3财报）
• 材料端：光刻胶、高纯度硅片、特殊气体等耗材需求
• 封测端：先进封装（CoWoS、EMIB）与制造工艺深度耦合
• 设计端：只有能用得起3nm/2nm的设计公司才有资格参与高端AI芯片竞赛

理解这一概念，核心是理解**“制程即权力”**——谁掌握最先进工艺，谁就掌握了定义产业节奏的话语权。

3 技术原理

3.1 晶体管微缩：从FinFET到GAA的物理革命

芯片制造工艺的“nm”（纳米）早已不再是严格意义上的物理栅长，而是代表工艺节点的一个性能等效标签。真正的物理进步体现在晶体管结构的颠覆性创新上。

FinFET时代（16nm-5nm） 2011年英特尔在22nm节点率先导入FinFET（鳍式场效应晶体管），随后台积电、三星跟进。FinFET的核心思路是：将沟道竖立成“鳍”状，栅极从三面包围沟道，增强对电流的开关控制。这一架构支撑了从2011年到2024年约13年的半导体微缩进程，使晶体管密度提升超过10倍。

但FinFET在5nm以下节点暴露出明显局限：鳍高无法无限增加、漏电流控制趋弱。为此，业界转向——

GAA/纳米片时代（3nm及以下） GAA（Gate-All-Around，全环绕栅极）架构将沟道做成水平堆叠的纳米片，栅极完全包围沟道四周。三星在2022年率先宣布量产GAA架构3nm工艺（来源：三星电子2022年6月新闻稿），台积电则计划在N2节点（2025年量产）导入“纳米片”架构（台积电内部不称GAA而称Nanosheet，原理类似）。

GAA的核心优势：

• 栅极控制力更强：四面环绕使得关态电流降低约50%（来源：imec 2023年技术白皮书）
• 设计灵活性：纳米片宽度可调，可在同一芯片上实现不同的性能/功耗组合
• 工艺可扩展：该架构理论上可支撑至1.4nm甚至1nm节点（来源：imec 2024年世界半导体大会演讲）

3.2 光刻技术：EUV与High-NA的极限工程

顶级工艺的物理实现，核心依赖光刻分辨率。当前5nm及以下芯片的关键层必须使用EUV光刻机。

EUV的基本原理： 极紫外光波长约13.5nm（传统深紫外DUV波长为193nm），但EUV光会被几乎所有材料（包括空气）强烈吸收。因此，EUV光刻机需要：

• 在真空环境中运行
• 使用钼/硅多层膜反射镜（反射率约70%）而非透镜
• 通过高功率二氧化碳激光轰击锡滴产生EUV等离子体光源

ASML是全球唯一能生产EUV光刻机的厂商（2024年行业格局）。单台NXE:3800E型号EUV光刻机净价约2-2.5亿欧元（来源：ASML 2024年Q3财报指引），需要约4架波音747货机运送，安装调试周期6-12个月。

High-NA EUV： “NA”即数值孔径，代表光刻机的集光能力。当前EUV的NA为0.33，ASML正在交付的High-NA EUV（EXE:5200）NA提升至0.55，单台净价约3.5-3.8亿欧元（来源：ASML 2024年技术日资料）。更高的NA意味着单次曝光可实现更小线宽，减少多重曝光次数，对2nm节点的量产经济性至关重要。

3.3 材料科学：被忽视的微缩发动机

工艺的每一次进步都伴随着数十种材料的更新换代，高端材料构成了技术壁垒的“软实力”：

• Low-k介电材料：为降低互连延迟，芯片内部绝缘层需使用介电常数极低的材料。3nm节点引入的多孔SiCOH材料k值约2.4-2.5（来源：Applied Materials 2023年技术文献）。
• High-k/金属栅极：栅极绝缘层需使用高介电常数材料（如氧化铪HfO₂），防止量子隧穿效应导致的漏电。
• 光刻胶：EUV光刻胶需要在极弱的EUV光子能量下发生化学反应，化学放大机制完全不同于传统DUV胶。日本JSR、东京应化工业占据约70%市场份额（来源：富士经济2024年数据）。
• 高纯度硅片：3nm工艺要求硅片表面缺陷密度极低，全球主要供应商为日本信越化学和SUMCO（合计份额约55%，来源：SEMI 2023年报告）。

3.4 先进封装：延续摩尔定律的并行路径

当单芯片微缩的经济性下降，业界通过Chiplet/芯粒和3D封装技术将不同工艺节点的芯片组合成一个系统。顶级制造工艺与先进封装的关系日益紧密。

• 台积电CoWoS：将逻辑芯片与高带宽内存（HBM）封装在同一基板上。英伟达H100使用CoWoS-S封装。2024年CoWoS月产能约3.5-4万片（来源：台积电2024Q1法说会），仍供不应求。
• 英特尔EMIB/Foveros：EMIB通过硅桥连接不同芯片，Foveros实现芯片3D堆叠。
• 三星I-Cube/X-Cube：分别对应2.5D和3D封装方案。

封装与制造工艺的深度耦合意味着——讨论“顶级制造”时，不能只看工艺节点，还必须关注封装能力。

4 关键参数

评估顶级工艺的技术水平，需要关注的指标远不止“nm”这一个标签。以下为核心参数框架：

4.1 晶体管密度

这是最直观的微缩指标，通常单位为“MTr/mm²”（每平方毫米百万晶体管数）。

已知数据（各厂商技术论坛/ISSCC论文公开数据）：

• 台积电N7（7nm）：约96.5 MTr/mm²
• 台积电N5（5nm）：约171.3 MTr/mm²（较N7提升约78%）
• 台积电N3（3nm）：约215.6 MTr/mm²（较N5提升约26%），但SRAM密度提升仅约5%，引发行业对“标称节点与实际密度脱钩”的讨论
• 三星3nm GAE：公开产品未见详细第三方密度测试数据，据TechInsights 2024年初分析报告估算约150-170 MTr/mm²（因良率与设计规则差异，数字仅供参考）
• 英特尔Intel 4（原7nm级）：据英特尔2022年IEEE VLSI论文数据，约160-170 MTr/mm²
• 台积电N2（2nm，计划2025年量产）：台积电2024年4月技术研讨会预估较N3密度提升约15-20%

关键洞察：从5nm到3nm，密度提升幅度已从早期的“翻倍”收窄至不足30%，这反映了物理极限的逼近。SRAM密度微缩停滞尤为突出——这对以SRAM为核心缓存的AI芯片设计产生重大影响。

4.2 能效比曲线

通常用“同等功耗下的性能提升”和“同等性能下的功耗降低”两个维度来衡量。

台积电官方数据（来源：2023-2024年各季度法说会技术披露）：

• N3 vs N5：同等功耗下性能提升约10-15%，同等性能下功耗降低约25-30%
• N2 vs N3（预估值）：同等功耗下性能提升约10-15%，同等性能下功耗降低约25-30%

注意：上述为台积电在特定测试电路（通常为ARM核心）上的技术平台标称值，不同芯片设计的实际表现可能偏差显著。

4.3 良率爬坡曲线

良率是工艺从“技术可行”到“经济可行”的核心，但厂商通常不披露绝对良率数字（商业机密），仅提供定性描述。

2023-2024年公开信息整合：

• 台积电N3在2023Q4法说会上表述为“良率符合预期，已达批量生产要求”，此前2023年9月行业分析师（如郭明錤）指出N3早期逻辑良率约60-70%范围（未获公司确认）
• 三星3nm GAA于2022年6月宣布量产，但2023年韩媒theElec、ZDNet Korea等多次报道“良率不佳”，2024年5月三星DS部门负责人公开承认“3nm量产的良率改进正在推进中”，未给出具体数字
• 英特尔Intel 3（原5nm级）2024年量产，公司2024Q2法说会称“良率符合内部里程碑”

解读框架：一般逻辑良率需达到约70-80%以上，代工厂才能实现正向毛利。存储器（如HBM）对缺陷的容忍度有冗余设计，良率要求相对宽松。

4.4 设计生态成熟度

一个工艺节点的成功，不仅取决于物理制造，还取决于设计公司能否高效地在其上完成芯片设计。

关键子指标：

• PDK（Process Design Kit，工艺设计套件）的版本迭代速度
• EDA工具（Cadence/Synopsys）对该节点的支持完整度
• IP核（如ARM核心、接口PHY）的可获得性
• 设计规则复杂程度：3nm的设计规则条目数量约是5nm的2-3倍（来源：Synopsys 2023年技术白皮书），这直接抬高设计成本

据IBS（International Business Strategies）2024年研究报告估算，一颗3nm芯片的设计成本（含IP、EDA、人力）约5.9-6.5亿美元（口径：从零开始、含架构设计的5nm级复杂度SoC），较5nm的约4.4亿美元上涨约40%。

4.5 产能与产出

台积电先进制程产能（来源：台积电2024Q3法说会）：

• N3（含N3E/N3P等衍生节点）：月产能约10-12万片（12英寸晶圆等效）2024年底目标
• N5/N4系列：月产能约15万片
• N2：2025年下半年量产的初期月产能目标约2-3万片（台积电2024年4月技术研讨会信息）

5 技术路线

5.1 台积电路线图：渐进式迭代

台积电采取“小步快跑”的渐进策略，每年推出一代优化版本。

已量产/已发布节点（截至2024年12月）：

• N7/N7+（7nm）：2018年量产，2024年仍是成熟工艺和汽车芯片的主力之一
• N5/N4（5nm/4nm）：2020年量产N5，2022年N4（4NP等）衍生版本，NVIDIA Blackwell系列采用4NP
• N3/N3E/N3P/N3X（3nm系列）：N3于2023年下半年量产（苹果A17 Pro首发）；N3E 2024年量产，良率更优、设计规则简化；N3P 2024年下半年推出；N3X针对HPC/AI优化
• N2（2nm）：2025年下半年量产目标，导入纳米片架构

关键观察： 台积电明确将“工艺家族”延伸为一个包含多个变体的平台，以满足不同应用需求。这增加了客户的迁移成本，但也巩固了生态锁定效应。2024年4月技术研讨会披露，N2计划搭配背面供电网络（BSPDN），进一步挖掘性能潜力。

5.2 三星路线图：架构跃进

三星的策略是架构上抢先、量产上追赶。

• 3nm GAE（第一代GAA，3nm基础版）：2022年6月宣布量产，主要面向加密货币挖矿芯片（来源：TrendForce 2023年Q1报告），大规模高价值客户导入速度缓慢
• 3nm GAP（第二代GAA，3nm性能增强版）：原定2024年量产，截至2024年Q3公开资料未见批量客户交付
• 2nm（SF2）：计划2025年推出，继续采用GAA架构，2024年10月三星晶圆代工论坛宣布获得AI芯片客户订单意向（公司未披露具体客户名）
• 1.4nm（SF1.4）：远期目标2027年

三星的技术路线特点是“跳跃”——在3nm就导入GAA，早于台积电（台积电在2nm才导入）。这一策略的风险在于：GAA的良率和设计生态若无法同步成熟，会导致先发但不制人的局面。但一旦跨越门槛，三星可能取得2nm节点的先发优势。

5.3 英特尔路线图：四年五节点

2021年CEO Pat Gelsinger提出“四年五个制程节点”计划（来源：英特尔2021年投资者日），试图在2025年重回工艺领先地位。

• Intel 7（原10nm SuperFin）：2021年推出，用于Alder Lake等消费级产品
• Intel 4（原7nm）：2023年推出，用于Meteor Lake计算核心
• Intel 3（原5nm）：2024年推出，用于Xeon 6系列服务器处理器，并首次开放给外部代工客户
• Intel 20A（2nm级）：2024年下半年推出（Arrow Lake部分核心），导入RibbonFET（英特尔对GAA的命名）和PowerVia（背面供电）
• Intel 18A（1.8nm级）：2025年目标量产，英特尔将其定位为与台积电N2竞争的关键节点

关键观察：2024年10月，英特尔18A工艺获得了微软、AWS等公司作为代工客户的公开承诺（来源：英特尔2024年Q3法说会）。如果18A能顺利量产且良率达标，英特尔将成为先进制程代工市场的重要第三极。

5.4 技术路线共性趋势

纵观三家路线图，以下趋势高度一致：

1. GAA/纳米片架构成为2nm及以下标配，FinFET在3nm后退出历史舞台。
2. **背面供电网络（BSPDN）**成为新竞争焦点，英特尔率先导入（PowerVia），台积电和三星在其后跟进。
3. **DTCO（设计-工艺协同优化）**成为标准方法论，单纯工艺微缩的价值占比下降，设计与制造必须深度绑定。
4. 先进封装与制造一体化，所有领先厂商都将封装视为工艺的延伸。

6 上游：设备与材料

上游供给能力是顶级工艺产能扩张的“硬约束”。以下从设备与材料两个维度梳理。

6.1 核心设备

光刻机：ASML的绝对垄断

ASML是全球唯一能生产EUV光刻机的厂商，2024年其在整个光刻机市场（含DUV）的份额约80%+（来源：Counterpoint Research 2024Q1报告）。

• EUV出货量：2023年约42台，2024年预计50-55台，2025年预计可达60台以上（来源：ASML 2024Q3财报及指引）
• High-NA EUV（EXE:5200）：2024年已向英特尔交付首台，台积电2024年9月确认将采购High-NA设备（来源：台积电2024年技术论坛），ASML计划2025-2026年交付约20台
• 每一台EUV的产能：约可支持月产4-5万片晶圆的关键层光刻（具体取决于芯片设计和工艺节点）

刻蚀与沉积设备：双头垄断格局

• 刻蚀设备（用于去除材料）：Lam Research（美国）、东京电子（日本）、应用材料（美国）合计份额约80%+（来源：Gartner 2023年半导体设备报告）
• 沉积设备（用于生长薄膜）：应用材料领先，东京电子、Lam Research紧随其后
• 3D NAND和GAA架构对高深宽比刻蚀的需求激增，推动相关设备迭代

量测与检测设备：科磊（KLA）领跑

每一个工艺步骤后都需要精密的缺陷检测和量测，3nm节点的缺陷容忍度进入亚纳米量级。KLA占据光学检测市场份额约60-70%（来源：KLA 2024财年10-K年报）。

中国市场设备采购受限： 受美国及其盟友出口管制影响（2022年10月7日BIS新规、2023年日本/荷兰跟进），中国晶圆厂获取先进光刻机和部分关键设备的通道受限。截至2024年12月，ASML可向中国客户销售部分DUV型号（如NXT:1980Di），但不能销售EUV和先进DUV浸没式型号（如NXT:2100i）。具体许可范围随政策动态调整。

6.2 关键材料

顶级工艺对材料纯度和性能的要求远超成熟制程。以下为核心材料及主要供应商（来源：SEMI 2023年全球半导体材料市场报告及2024年行业调研）：

• 大硅片（12英寸）：信越化学（日本，约28%份额）、SUMCO（日本，约25%）、GlobalWafers（中国台湾，约17%）、Siltronic（德国，约12%）、SK Siltron（韩国，约10%）。12英寸硅片纯度要求达9N-11N（99.9999999%-99.999999999%），3nm工艺要求表面缺陷密度极低。2023年全球12英寸硅片市场约120亿美元。
• 光刻胶：东京应化工业（日本，约30%份额）、JSR（日本，约26%）、信越化学（日本，约12%）、DuPont（美国，约10%）。EUV光刻胶与DUV的化学体系完全不同，技术壁垒极高。
• 高纯度化学品：巴斯夫（德国）、默克（德国）、关东化学（日本）等占据高端市场。
• 特殊气体：氟基气体（用于刻蚀）、高纯氨（用于氮化物沉积）等。林德（德国/英国）、Air Liquide（法国）、大阳日酸（日本）为主力供应商。
• CMP抛光液/垫：Cabot Microelectronics（美国）、Fujimi（日本）、DuPont（美国）等。

材料环节的地缘依赖： 日本企业在上游材料领域整体市占率约30-50%（随品类而异），构成全球半导体供应链中的另一个高集中度节点。

7 下游：设计与应用

顶级工艺的下游客户高度集中，且分布呈现“赢者通吃”特征。以下按需求驱动因素分类。

7.1 AI/数据中心芯片：当前最强驱动力

GPU/AI加速器：

• 英伟达：2024年占数据中心GPU市场份额约80-90%（来源：Mercury Research 2024年Q2报告），当前主力产品H100/B200均使用台积电4nm工艺，下一代Rubin系列预期使用3nm。英伟达对先进工艺产能的锁定能力已成为其护城河的核心组成部分。
• AMD：MI300系列使用台积电5nm/6nm（Chiplet），2024年数据中心GPU营收约50亿美元（来源：AMD 2024Q3财报）。
• 自研ASIC：谷歌TPU（台积电5nm/3nm）、亚马逊Trainium（台积电5nm）、微软Maia（台积电5nm）。2024年自研AI芯片趋势加速。

AI芯片对工艺的特殊要求：

• SRAM容量大→对SRAM密度要求高（但3nm SRAM密度微缩停滞是痛点）
• 芯片面积大（H100约814mm²，B200约2×800mm²+）→对缺陷密度极敏感，良率挑战大
• 功耗高（单卡700W-1000W+）→对晶体管能效比要求极致

7.2 智能手机SoC：单颗出货量最大

苹果A系列芯片是每个新节点的首批“灯塔客户”：A17 Pro首发台积电N3（2023年）、A18预计使用N3E（2024年）。高通骁龙8 Gen 3使用台积电N4，下一代8 Gen 4预计转向N3。联发科天玑系列同样跟随先进工艺节奏。

智能手机SoC的年出货量约6-8亿颗（含高端和中端，来源：Counterpoint 2024年数据），是先进工艺产能消耗的最大单一品类。

7.3 高性能计算/CPU

英特尔部分产品使用自家工艺（Intel 4/3/20A），部分产品外包台积电（Lunar Lake计算核心使用N3，预计2024年）。AMD EPYC服务器CPU持续使用台积电先进工艺（Zen 4使用5nm、Zen 5使用4nm/3nm，2024年）。

7.4 其他高端应用

• FPGA：AMD（赛灵思）Versal系列使用台积电7nm
• 汽车ADAS/自动驾驶芯片：特斯拉FSD使用三星7nm（HW3.0）和台积电5nm（HW4.0），Mobileye使用台积电7nm及以下
• 高端网络芯片：博通、Marvell的数据中心交换芯片使用台积电5nm/3nm

下游集中度概况： 据估算（来源：IBS 2023年报告结合2024年行业数据），台积电3nm产能的前五大客户（苹果、英伟达、AMD、高通、博通）合计可能占比超过70%。这意味着顶级工艺的需求侧同样高度集中，单一客户订单波动将显著影响产能利用率。

8 受益公司

此处所指“受益”，意指当顶级制造工艺需求增长或扩产时，相关产业环节中获得更大业务机会的上市公司。以下不构成任何投资建议。

8.1 代工制造（直接受益）

• 台积电（TSM，台湾/美国双重上市）：全球先进制程绝对龙头。2024年营收预计约860-880亿美元，先进制程（7nm及以下）占比约60%+（来源：台积电2024Q3法说会指引）。3nm 2024年营收占比预计约15%，2025年目标超20%。
• 三星电子（005930.KS，韩国）：晶圆代工业务营收约200亿美元量级（公司与第三方估算），3nm GAA客户拓展进展待观察。但三星拥有“存储器+代工+设计”垂直整合优势。
• 英特尔（INTC，美国）：代工业务起步阶段，2024年营收约150-200亿美元（含内部交付），外部客户拓展是关键叙事。

8.2 设备供应商（间接受益于扩产）

• ASML（ASML，荷兰）：EUV/High-NA独占供应商，订单饱和度是观察先进工艺扩产节奏的先行指标。2024年营收约275-285亿欧元指引。
• 应用材料（AMAT，美国）：沉积、刻蚀、检测等广泛布局，2024财年营收约260亿美元。
• Lam Research（LRCX，美国）：刻蚀设备龙头，2024财年营收约150亿美元。
• 东京电子（8035.T，日本）：刻蚀、涂胶显影等，2024财年营收约120亿美元规模。
• KLA（KLAC，美国）：量测检测设备龙头，2024财年营收约105亿美元。

8.3 先进封装设备/材料（结构性受益）

随着Chiplet和3D封装成为“摩尔定律延拓”的核心路径，先进封装设备供应商获得额外需求弹性。

• Disco（6146.T，日本）：晶圆减薄、划片设备龙头。
• BESI（BESI，荷兰）：先进封装贴片设备。
• Teradyne/Advantest（TER/6857.T）：高端测试设备。

8.4 中国大陆产业链（替代逻辑）

在成熟制程和部分先进封装环节，中国大陆企业存在替代机会（注意：不等于拥有先进制程产能）。

• 中芯国际（688981，A股；0981，港股）：中国大陆最先进晶圆代工厂，14nm量产，N+1/N+2等工艺公开信息有限。2024年Q3产能利用率仍较高，成熟制程持续扩产。
• 华虹半导体（688347，A股；1347，港股）：特色工艺代工（功率半导体、CIS等）。
• 北方华创（002371，A股）：中国半导体设备品类最全的企业之一，刻蚀、沉积、清洗等均有布局。
• 中微公司（688012，A股）：介质刻蚀设备表现突出，部分应用于5nm/3nm的验证在推进中（以公司公告为准，公开信息无批量供应顶级工艺的详细披露）。

9 市场规模

9.1 全球晶圆代工市场整体规模

据TrendForce 2024年Q3数据：

• 2023年全球晶圆代工产值约1，175亿美元（同比下降约12%）
• 2024年预计反弹至约1,300-1,350亿美元（同比增长约12-15%）
• 先进制程（7nm及以下）2024年产值占比约50%，约650-700亿美元

9.2 顶级工艺（3nm及以下）市场规模

据IBS、Counterpoint等研究机构2024年报告综合估算（不同口径的数字有差异，此处取中值区间）：

• 2024年全球3nm晶圆产值约100-130亿美元，主要由台积电贡献，三星贡献相对有限
• 2025年（含N2初期）预计增长至约200-250亿美元
• 2028年（2nm进入量产主升段）预计可达约450-550亿美元

增长驱动力拆分：

• AI芯片：从2024年约30-40亿美元增长至2028年约150-200亿美元
• 智能手机SoC：从2024年约40-50亿美元平稳增长
• HPC/CPU及其他：从2024年约20-30亿美元增长

定价参照： 台积电3nm晶圆单片价格约1.8-2万美元（12英寸晶圆，来源：IBS 2023年估算、Digitimes 2024年报道综合），较5nm的约1.3-1.5万美元上涨约30-40%。2nm预计可能触及2.5万美元以上。

9.3 中国先进制程市场

因出口管制限制，中国大陆在先进制程领域的产能和市场参与度难以精确量化。据ICWise、IC Insights等机构估计，中国大陆晶圆代工市场约300-350亿美元量级（2024年），但其中90%以上为成熟制程（28nm及以上）。先进制程（14nm及以下）产值估算约为20-30亿美元量级，具体数据公开资料未见详细披露。

10 玩家对比

10.1 台积电 vs 三星 vs 英特尔：关键维度一览

来源：公司财报及法说会（2024年各季度）、ASML EUV出货数据、TrendForce代工营收排名、行业分析师估算。部分数字为合理估算范围，各公司未披露统一口径的具体数字时以“估”标注。

10.2 中国阵营：中芯国际的位置

中芯国际在先进制程的公开信息有限，2020年首次披露14nm量产，此后对更先进节点的进展“公开资料未见”详细披露。在成熟制程领域（28nm及以上），中芯国际是中国大陆最具规模的代工厂，2024年Q3产能约85-90万片/月（12英寸等效估算），且仍有持续扩产计划（来源：公司2024年Q3财报及业绩说明会）。

11 风险

11.1 技术风险：摩尔定律的经济学终结

物理上的微缩可能在该节点尚未到头，但经济上的微缩可能先一步终止。

• 研发费用呈指数增长：台积电2024年资本支出约280-320亿美元（来源：2024Q3法说会指引），其中大部分用于先进制程。2nm工厂单座成本已超过一座航空母舰（美国福特级航母造价约130亿美元）。
• 设计成本急剧攀升：如前述章节所述，3nm芯片的设计成本接近6亿美元，能够负担的客户数量进一步收窄，这反过来限制了代工厂可获取的订单池。
• SRAM密度微缩停滞：3nm节点SRAM密度几乎未增长（提升仅约5%，远低于逻辑密度提升的26%），这对AI等依赖片上存储的工作负载是重大挑战。

11.2 客户集中度风险

前文提到，先进制程的主要客户不超过10家。这意味着：

• 单一客户（如苹果）调换工艺节点或降低订单量，将导致产能利用率剧烈波动
• 大客户对价格的议价能力极强，代工厂毛利率面临持续压力
• 台积电3nm初期，仅有苹果一家大客户大量下单（2023-2024年情形），风险高度集中

11.3 地缘政治风险

这可能是顶级制造工艺面临的最大的结构性风险。

• 台湾地区产能集中风险：全球先进制程产能85%-90%集中于台湾地区（来源：BCG 2024年报告），构成全球半导体供应链的“单点故障风险”。地缘紧张局势的任何变化都可能影响这一产能的可靠供应。虽然台积电已在日本、美国、德国布局海外产能，但最先进工艺仍主要留在台湾（2024年台积电美国亚利桑那Fab 21一期为4nm，更先进节点未宣布海外生产计划）。
• 出口管制升级风险：2022年10月以来，美国对华半导体出口管制持续加码（2023年10月、2024年多次更新规则），限制了先进设备、技术、人才流向中国，也限制了中国先进制程的追赶速度。但这也加剧了全球半导体供应链的割裂和不确定性。
• 反向管制风险：中国在镓、锗、石墨等关键原材料上实施出口管制（2023年起），全球半导体材料供应链面临潜在的“上游卡脖子”。

11.4 产能过剩的周期性风险

2023年成熟制程已有供过于求迹象，而全球各地（美国、欧洲、日本、中国）在建的晶圆厂项目数量达到历史高位。据SEMI 2024年数据显示，2024-2026年全球将有约100座新建晶圆厂投产或开工建设。虽然先进制程的需求仍被AI热潮支撑，但若AI资本开支出现周期性回调，先进制程同样可能面临产能过剩压力。

11.5 技术替代风险

• Chiplet降低了对最先进制程的依赖：通过将芯片拆分为多个芯粒，只有计算核心使用最先进工艺，其余部分使用成熟工艺，这可能在边际上减缓对顶级工艺的需求增速。
• 新兴计算范式：量子计算、光计算、存内计算等技术路线长期来看有可能绕过传统半导体微缩路径。但截至2024年12月，这些技术距离规模化商业应用仍需较长时间。

12 误读纠偏

12.1 “nm代表的实际物理尺寸”

常见误读：认为“3nm”是芯片上某个结构的实际宽度为3纳米。 实际情况：自2010年代以来，“nm”已从物理栅长蜕变为一个等效性能标签。不同厂商对同一“nm”的定义口径不同，导致台积电的“3nm”和三星的“3nm”或英特尔的“3nm级”在晶体管密度、功耗表现上可比性有限。在进行不同厂商工艺比较时，应关注晶体管密度、能效比和良率等指标，而不是仅看工艺名称中的数字。

12.2 “谁先用最新工艺谁就赢”

常见误读：苹果每年首发台积电最新工艺，说明苹果技术最强。 实际情况：首发新工艺是一种风险-收益权衡。新工艺早期良率较低、缺陷密度较高，可能导致芯片成本上升和出货量受限。苹果之所以愿意首发，与其巨大的出货量（可摊薄风险）、对性能的极致追求和与台积电的战略绑定深度有关。其他芯片公司（如AMD、英伟达）通常在新工艺的增强版（如N4相对N5、N3E相对N3）推出后才会大规模导入，是一种更稳健的策略。这并不意味着后者技术弱，而是不同的商业决策。

12.3 “先进制程良率必然很低，等几年就好”

常见误读：良率随时间线性提升是自然规律。 实际情况：良率爬坡需要持续且大量的工程投入和订单反馈。三星3nm GAA良率的挑战，部分原因在于缺乏足够数量的大规模设计客户协同迭代。良率不是“等”出来的，而是“用”出来的——需要有客户愿意在良率早期下单，承担高成本和大面积芯片的低良率风险，才能累积数据并不断调优工艺。在这个意义上，拥有忠实“灯塔客户”本身就是代工厂的核心竞争力。

12.4 “只有最先进制程才能做AI芯片”

常见误读：AI芯片必须用3nm/2nm。 实际情况：AI芯片涵盖从训练到推理、从云端到边缘的广泛场景。数据中心训练芯片趋势上确实在追逐最先进工艺（以最大化算力密度和能效比），但边缘推理芯片、端侧NPU广泛使用12nm、7nm甚至更成熟工艺，以平衡成本与功耗。即便是数据中心，通过芯片面积扩大和架构优化（如Chiplet拼装），也可以在相对成熟的工艺上实现高算力——关键并非“必须用最先进工艺”，而是“在给定的功耗和成本约束下获得最佳算力”。

12.5 “中国很快就能追上来”或“中国永远追不上”

常见误读：将半导体工艺追赶简化为“多少年就能追上”或“不可能追上”的二元论断。 实际情况：半导体工艺追赶是一个极其复杂的系统工程——涉及设备、材料、EDA、IP、设计生态、人才培养、资本投入和产业耐心等多维度协同。在成熟制程领域，中国大陆已展现出较强的扩产和迭代能力；在14nm及以下先进制程，出口管制确实大幅增加了追赶的难度和时间成本，但这不等于永久落后。“多长时间”无法简单预测，公开资料未见权威机构给出明确的时间表，任何精确到年的“追平预测”都需要审慎对待。

13 最新事件

13.1 台积电美国亚利桑那工厂进展（2024年11月）

2024年11月，台积电亚利桑那州Fab 21一期正式进入工程样品生产阶段（投产4nm工艺）。这是台积电在美国本土的首次先进制程量产（来源：台积电2024年Q3法说会及美国商务部2024年11月公开声明）。该项目获得了美国《芯片法案》66亿美元直接补贴和50亿美元贷款担保。二期（3nm）和远期三期（2nm或更先进）的建设时间表尚未明确公布。

13.2 英特尔18A获得AWS和微软代工合作（2024年9-10月）

2024年9月，英特尔宣布与AWS达成数十亿美元级别的合作协议，包括使用Intel 18A工艺为AWS生产定制AI芯片（来源：英特尔2024年9月新闻稿）。同年10月，微软也确认将在Intel 18A上投片。这标志着英特尔代工业务首次获得大型云计算客户的明确工艺承诺，是英特尔IDM 2.0战略的重要验证节点。

13.3 三星2nm斩获AI客户订单意向（2024年10月）

在2024年10月的三星晶圆代工论坛上，三星宣布其2nm（SF2）工艺已获得AI芯片客户的订单意向（LOI），并将于2025年提供MPW（多项目晶圆）服务（来源：三星电子2024年10月新闻稿）。公司未披露具体客户名称。此外，三星还宣布其HBM4内存将集成2.5D/3D先进封装技术。

13.4 ASML High-NA EUV交付进展（2024年）

截至2024