頂級晶片製造工藝

1 三秒看懂

一句話定義：頂級晶片製造工藝是半導體產業鏈“皇冠上的明珠”，指當前全球最前沿的積體電路製造節點（2024年為3nm量產、2nm試產），是AI晶片實現百億億次算力、資料中心能效比突破的物理底座。

產業鏈定位：處於“鏈”與“芯”的樞紐位置——上游承接裝置與材料，下游決定晶片設計與終端應用的效能天花板。掌握該工藝的企業（2024年實為台積電、三星、英特爾三家）擁有重塑全球科技競爭格局的產業話語權。

關鍵數字（一瞥）：

• 一顆3nm晶片可整合約190-220億個電晶體（來源：台積電2023年技術論壇公開資料，基於SRAM密度推算）
• 單條2nm量產產線建設成本約280-320億美元（來源：台積電2024Q1法說會口徑，含廠房、裝置、安裝除錯）
• 2024年全球先進製程（7nm及以下）產能約**85%-90%**集中在臺灣地區（來源：BCG 2024年5月報告《半導體供應鏈地理集中度》）

2 三分鐘產業解釋

2.1 為什麼頂級工藝是AI時代的核心瓶頸

2022年底ChatGPT引爆大型模型競賽後，算力需求呈指數級增長。以輝達H100（台積電4nm工藝）為例，單卡FP16算力約989 TFLOPS，而2024年釋出的B200（台積電4NP工藝）已躍升至約4,500 TFLOPS，12個月內提升近5倍（來源：輝達2024年GTC大會公開資料）。這一增幅的物理基礎，正是製造工藝從5nm向4nm/3nm的演進。

頂級工藝的“頂級”二字，具體體現在三個維度：

1. 電晶體密度：每平方毫米整合的電晶體數量。台積電5nm約1.71億個/mm²，3nm提升至約2.15億個/mm²（來源：台積電2023年技術研討會資料），增幅約26%。
2. 能效比：單位算力的功耗。同等效能下，3nm較5nm功耗降低約25-30%；同等功耗下，效能提升約10-15%（來源：台積電2023Q4法說會）。
3. 良率：晶圓上可正常工作的晶片佔比。良率直接決定經濟可行性——3nm初期的邏輯良率若低於60%，單晶片成本將高到僅有Apple、輝達等頂級客戶才能承受。

2.2 產業競爭格局：三人遊戲

截至2024年12月，全球具備7nm及以下製程量產能力的代工廠僅台積電、三星、英特爾三家。中芯國際在14nm節點實現量產（來源：中芯國際2020年年報），更先進節點的進展公開資料未見詳細揭露。

三家巨頭的戰略分化明顯：

• 台積電：走“穩紮穩打”路線，N3（3nm基礎版）、N3E（增強版）、N3P（效能增強版）按節奏推出，客戶覆蓋Apple、輝達、AMD、高通、英特爾（部分產品）。
• 三星：走“架構激進”路線，率先在3nm節點匯入GAA（全環繞柵極）電晶體架構，但2023年量產初期良率不佳（韓媒theElec 2023年6月報道良率約50-60%，公司未官方確認），導致高階客戶流失。
• 英特爾：走“IDM 2.0”路線，既要追趕先進工藝（計劃2025年量產18A，即1.8nm級），又要開放代工服務，戰略複雜度極高。

2.3 這為什麼是一個“概念”

在投資研究與產業分析語境中，“頂級製造工藝”不是一個單一公司概念，而是圍繞“先進製程壁壘”形成的產業概念叢集。它輻射：

• 裝置端：ASML EUV光刻機出貨量（2024年約50-55臺，來源：ASML 2024Q3財報）
• 材料端：光刻膠、高純度矽片、特殊氣體等耗材需求
• 封測端：先進封裝（CoWoS、EMIB）與製造工藝深度耦合
• 設計端：只有能用得起3nm/2nm的設計公司才有資格參與高階AI晶片競賽

理解這一概念，核心是理解**“製程即權力”**——誰掌握最先進工藝，誰就掌握了定義產業節奏的話語權。

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3 技術原理

3.1 電晶體微縮：從FinFET到GAA的物理革命

晶片製造工藝的“nm”（奈米）早已不再是嚴格意義上的物理柵長，而是代表工藝節點的一個性能等效標籤。真正的物理進步體現在電晶體結構的顛覆性創新上。

FinFET時代（16nm-5nm） 2011年英特爾在22nm節點率先匯入FinFET（鰭式場效應電晶體），隨後台積電、三星跟進。FinFET的核心思路是：將溝道豎立成“鰭”狀，柵極從三面包圍溝道，增強對電流的開關控制。這一架構支撐了從2011年到2024年約13年的半導體微縮排程，使電晶體密度提升超過10倍。

但FinFET在5nm以下節點暴露出明顯侷限：鰭高無法無限增加、漏電流控制趨弱。為此，業界轉向——

GAA/奈米片時代（3nm及以下） GAA（Gate-All-Around，全環繞柵極）架構將溝道做成水平堆疊的奈米片，柵極完全包圍溝道四周。三星在2022年率先宣佈量產GAA架構3nm工藝（來源：三星電子2022年6月新聞稿），台積電則計劃在N2節點（2025年量產）匯入“奈米片”架構（台積電內部不稱GAA而稱Nanosheet，原理類似）。

GAA的核心優勢：

• 柵極控制力更強：四面環繞使得關態電流降低約50%（來源：imec 2023年技術白皮書）
• 設計靈活性：奈米片寬度可調，可在同一晶片上實現不同的效能/功耗組合
• 工藝可擴充套件：該架構理論上可支撐至1.4nm甚至1nm節點（來源：imec 2024年世界半導體大會演講）

3.2 光刻技術：EUV與High-NA的極限工程

頂級工藝的物理實現，核心依賴光刻解析度。當前5nm及以下晶片的關鍵層必須使用EUV光刻機。

EUV的基本原理： 極紫外光波長約13.5nm（傳統深紫外DUV波長為193nm），但EUV光會被幾乎所有材料（包括空氣）強烈吸收。因此，EUV光刻機需要：

• 在真空環境中執行
• 使用鉬/矽多層膜反射鏡（反射率約70%）而非透鏡
• 通過高功率二氧化碳雷射轟擊錫滴產生EUV等離子體光源

ASML是全球唯一能生產EUV光刻機的廠商（2024年行業格局）。單臺NXE:3800E型號EUV光刻機淨價約2-2.5億歐元（來源：ASML 2024年Q3財報展望），需要約4架波音747貨機運送，安裝調試周期6-12個月。

High-NA EUV： “NA”即數值孔徑，代表光刻機的集光能力。當前EUV的NA為0.33，ASML正在交付的High-NA EUV（EXE:5200）NA提升至0.55，單臺淨價約3.5-3.8億歐元（來源：ASML 2024年技術日資料）。更高的NA意味著單次曝光可實現更小線寬，減少多重曝光次數，對2nm節點的量產經濟性至關重要。

3.3 材料科學：被忽視的微縮發動機

工藝的每一次進步都伴隨著數十種材料的更新換代，高階材料構成了技術壁壘的“軟實力”：

• Low-k介電材料：為降低互連延遲，晶片內部絕緣層需使用介電常數極低的材料。3nm節點引入的多孔SiCOH材料k值約2.4-2.5（來源：Applied Materials 2023年技術文獻）。
• High-k/金屬柵極：柵極絕緣層需使用高介電常數材料（如氧化鉿HfO₂），防止量子隧穿效應導致的漏電。
• 光刻膠：EUV光刻膠需要在極弱的EUV光子能量下發生化學反應，化學放大機制完全不同於傳統DUV膠。日本JSR、東京應化工業佔據約70%市場份額（來源：富士經濟2024年資料）。
• 高純度矽片：3nm工藝要求矽片表面缺陷密度極低，全球主要供應商為日本信越化學和SUMCO（合計份額約55%，來源：SEMI 2023年報告）。

3.4 先進封裝：延續摩爾定律的並行路徑

當單晶片微縮的經濟性下降，業界通過Chiplet/芯粒和3D封裝技術將不同工藝節點的晶片組合成一個系統。頂級製造工藝與先進封裝的關係日益緊密。

• 台積電CoWoS：將邏輯晶片與高頻寬記憶體（HBM）封裝在同一基板上。輝達H100使用CoWoS-S封裝。2024年CoWoS月產能約3.5-4萬片（來源：台積電2024Q1法說會），仍供不應求。
• 英特爾EMIB/Foveros：EMIB通過矽橋連線不同晶片，Foveros實現晶片3D堆疊。
• 三星I-Cube/X-Cube：分別對應2.5D和3D封裝方案。

封裝與製造工藝的深度耦合意味著——討論“頂級製造”時，不能只看工藝節點，還必須關注封裝能力。

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4 關鍵引數

評估頂級工藝的技術水平，需要關注的指標遠不止“nm”這一個標籤。以下為核心引數架構：

4.1 電晶體密度

這是最直觀的微縮指標，通常單位為“MTr/mm²”（每平方毫米百萬電晶體數）。

已知資料（各廠商技術論壇/ISSCC論文公開資料）：

• 台積電N7（7nm）：約96.5 MTr/mm²
• 台積電N5（5nm）：約171.3 MTr/mm²（較N7提升約78%）
• 台積電N3（3nm）：約215.6 MTr/mm²（較N5提升約26%），但SRAM密度提升僅約5%，引發行業對“標稱節點與實際密度脫鉤”的討論
• 三星3nm GAE：公開產品未見詳細第三方密度測試資料，據TechInsights 2024年初分析報告估算約150-170 MTr/mm²（因良率與設計規則差異，數字僅供參考）
• 英特爾Intel 4（原7nm級）：據英特爾2022年IEEE VLSI論文資料，約160-170 MTr/mm²
• 台積電N2（2nm，計劃2025年量產）：台積電2024年4月技術研討會預估較N3密度提升約15-20%

關鍵洞察：從5nm到3nm，密度提升幅度已從早期的“翻倍”收窄至不足30%，這反映了物理極限的逼近。SRAM密度微縮停滯尤為突出——這對以SRAM為核心快取的AI晶片設計產生重大影響。

4.2 能效比曲線

通常用“同等功耗下的效能提升”和“同等效能下的功耗降低”兩個維度來衡量。

台積電官方資料（來源：2023-2024年各季度法說會技術揭露）：

• N3 vs N5：同等功耗下效能提升約10-15%，同等效能下功耗降低約25-30%
• N2 vs N3（預估值）：同等功耗下效能提升約10-15%，同等效能下功耗降低約25-30%

注意：上述為台積電在特定測試電路（通常為ARM核心）上的技術平台標稱值，不同晶片設計的實際表現可能偏差顯著。

4.3 良率爬坡曲線

良率是工藝從“技術可行”到“經濟可行”的核心，但廠商通常不揭露絕對良率數字（商業機密），僅提供定性描述。

2023-2024年公開資訊整合：

• 台積電N3在2023Q4法說會上表述為“良率符合預期，已達批次生產要求”，此前2023年9月行業分析師（如郭明錤）指出N3早期邏輯良率約60-70%範圍（未獲公司確認）
• 三星3nm GAA於2022年6月宣佈量產，但2023年韓媒theElec、ZDNet Korea等多次報道“良率不佳”，2024年5月三星DS部門負責人公開承認“3nm量產的良率改進正在推進中”，未給出具體數字
• 英特爾Intel 3（原5nm級）2024年量產，公司2024Q2法說會稱“良率符合內部里程碑”

解讀架構：一般邏輯良率需達到約70-80%以上，代工廠才能實現正向毛利。儲存器（如HBM）對缺陷的容忍度有冗餘設計，良率要求相對寬鬆。

4.4 設計生態成熟度

一個工藝節點的成功，不僅取決於物理製造，還取決於設計公司能否高效地在其上完成晶片設計。

關鍵子指標：

• PDK（Process Design Kit，工藝設計套件）的版本迭代速度
• EDA工具（Cadence/Synopsys）對該節點的支援完整度
• IP核（如ARM核心、介面PHY）的可獲得性
• 設計規則複雜程度：3nm的設計規則條目數量約是5nm的2-3倍（來源：Synopsys 2023年技術白皮書），這直接抬高設計成本

據IBS（International Business Strategies）2024年研究報告估算，一顆3nm晶片的設計成本（含IP、EDA、人力）約5.9-6.5億美元（口徑：從零開始、含架構設計的5nm級複雜度SoC），較5nm的約4.4億美元上漲約40%。

4.5 產能與產出

台積電先進製程產能（來源：台積電2024Q3法說會）：

• N3（含N3E/N3P等衍生節點）：月產能約10-12萬片（12英寸晶圓等效）2024年底目標
• N5/N4系列：月產能約15萬片
• N2：2025年下半年量產的初期月產能目標約2-3萬片（台積電2024年4月技術研討會資訊）

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5 技術路線

5.1 台積電路線圖：漸進式迭代

台積電採取“小步快跑”的漸進策略，每年推出一代最佳化版本。

已量產/已釋出節點（截至2024年12月）：

• N7/N7+（7nm）：2018年量產，2024年仍是成熟工藝和汽車晶片的主力之一
• N5/N4（5nm/4nm）：2020年量產N5，2022年N4（4NP等）衍生版本，NVIDIA Blackwell系列採用4NP
• N3/N3E/N3P/N3X（3nm系列）：N3於2023年下半年量產（AppleA17 Pro首發）；N3E 2024年量產，良率更優、設計規則簡化；N3P 2024年下半年推出；N3X針對HPC/AI最佳化
• N2（2nm）：2025年下半年量產目標，匯入奈米片架構

關鍵觀察： 台積電明確將“工藝家族”延伸為一個包含多個變體的平台，以滿足不同應用需求。這增加了客戶的遷移成本，但也鞏固了生態鎖定效應。2024年4月技術研討會揭露，N2計劃搭配背面供電網路（BSPDN），進一步挖掘效能潛力。

5.2 三星路線圖：架構躍進

三星的策略是架構上搶先、量產上追趕。

• 3nm GAE（第一代GAA，3nm基礎版）：2022年6月宣佈量產，主要面向加密貨幣挖礦晶片（來源：TrendForce 2023年Q1報告），大規模高價值客戶匯入速度緩慢
• 3nm GAP（第二代GAA，3nm效能增強版）：原定2024年量產，截至2024年Q3公開資料未見批次客戶交付
• 2nm（SF2）：計劃2025年推出，繼續採用GAA架構，2024年10月三星晶圓代工論壇宣佈獲得AI晶片客戶訂單意向（公司未揭露具體客戶名）
• 1.4nm（SF1.4）：遠期目標2027年

三星的技術路線特點是“跳躍”——在3nm就匯入GAA，早於台積電（台積電在2nm才匯入）。這一策略的風險在於：GAA的良率和設計生態若無法同步成熟，會導致先發但不制人的局面。但一旦跨越門檻，三星可能取得2nm節點的先發優勢。

5.3 英特爾路線圖：四年五節點

2021年CEO Pat Gelsinger提出“四年五個製程節點”計劃（來源：英特爾2021年投資者日），試圖在2025年重回工藝領先地位。

• Intel 7（原10nm SuperFin）：2021年推出，用於Alder Lake等消費級產品
• Intel 4（原7nm）：2023年推出，用於Meteor Lake計算核心
• Intel 3（原5nm）：2024年推出，用於Xeon 6系列伺服器處理器，並首次開放給外部代工客戶
• Intel 20A（2nm級）：2024年下半年推出（Arrow Lake部分核心），匯入RibbonFET（英特爾對GAA的命名）和PowerVia（背面供電）
• Intel 18A（1.8nm級）：2025年目標量產，英特爾將其定位為與台積電N2競爭的關鍵節點

關鍵觀察：2024年10月，英特爾18A工藝獲得了微軟、AWS等公司作為代工客戶的公開承諾（來源：英特爾2024年Q3法說會）。如果18A能順利量產且良率達標，英特爾將成為先進製程代工市場的重要第三極。

5.4 技術路線共性趨勢

縱觀三家路線圖，以下趨勢高度一致：

1. GAA/奈米片架構成為2nm及以下標配，FinFET在3nm後退出歷史舞臺。
2. **背面供電網路（BSPDN）**成為新競爭焦點，英特爾率先匯入（PowerVia），台積電和三星在其後跟進。
3. **DTCO（設計-工藝協同最佳化）**成為標準方法論，單純工藝微縮的價值佔比下降，設計與製造必須深度繫結。
4. 先進封裝與製造一體化，所有領先廠商都將封裝視為工藝的延伸。

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6 上游：裝置與材料

上游供給能力是頂級工藝產能擴張的“硬約束”。以下從裝置與材料兩個維度梳理。

6.1 核心裝置

光刻機：ASML的絕對壟斷

ASML是全球唯一能生產EUV光刻機的廠商，2024年其在整個光刻機市場（含DUV）的份額約80%+（來源：Counterpoint Research 2024Q1報告）。

• EUV出貨量：2023年約42臺，2024年預計50-55臺，2025年預計可達60臺以上（來源：ASML 2024Q3財報及展望）
• High-NA EUV（EXE:5200）：2024年已向英特爾交付首臺，台積電2024年9月確認將採購High-NA裝置（來源：台積電2024年技術論壇），ASML計劃2025-2026年交付約20臺
• 每一臺EUV的產能：約可支援月產4-5萬片晶圓的關鍵層光刻（具體取決於晶片設計和工藝節點）

刻蝕與沉積裝置：雙頭壟斷格局

• 刻蝕裝置（用於去除材料）：Lam Research（美國）、東京電子（日本）、應用材料（美國）合計份額約80%+（來源：Gartner 2023年半導體裝置報告）
• 沉積裝置（用於生長薄膜）：應用材料領先，東京電子、Lam Research緊隨其後
• 3D NAND和GAA架構對高深寬比刻蝕的需求激增，推動相關裝置迭代

量測與檢測裝置：科磊（KLA）領跑

每一個工藝步驟後都需要精密的缺陷檢測和量測，3nm節點的缺陷容忍度進入亞奈米量級。KLA佔據光學檢測市場份額約60-70%（來源：KLA 2024財年10-K年報）。

中國市場裝置採購受限： 受美國及其盟友出口管制影響（2022年10月7日BIS新規、2023年日本/荷蘭跟進），中國晶圓廠獲取先進光刻機和部分關鍵裝置的通道受限。截至2024年12月，ASML可向中國客戶銷售部分DUV型號（如NXT:1980Di），但不能銷售EUV和先進DUV浸沒式型號（如NXT:2100i）。具體許可範圍隨政策動態調整。

6.2 關鍵材料

頂級工藝對材料純度和效能的要求遠超成熟製程。以下為核心材料及主要供應商（來源：SEMI 2023年全球半導體材料市場報告及2024年行業調研）：

• 大矽片（12英寸）：信越化學（日本，約28%份額）、SUMCO（日本，約25%）、GlobalWafers（中國臺灣，約17%）、Siltronic（德國，約12%）、SK Siltron（韓國，約10%）。12英寸矽片純度要求達9N-11N（99.9999999%-99.999999999%），3nm工藝要求表面缺陷密度極低。2023年全球12英寸矽片市場約120億美元。
• 光刻膠：東京應化工業（日本，約30%份額）、JSR（日本，約26%）、信越化學（日本，約12%）、DuPont（美國，約10%）。EUV光刻膠與DUV的化學體系完全不同，技術壁壘極高。
• 高純度化學品：巴斯夫（德國）、默克（德國）、關東化學（日本）等佔據高階市場。
• 特殊氣體：氟基氣體（用於刻蝕）、高純氨（用於氮化物沉積）等。林德（德國/英國）、Air Liquide（法國）、大陽日酸（日本）為主力供應商。
• CMP拋光液/墊：Cabot Microelectronics（美國）、Fujimi（日本）、DuPont（美國）等。

材料環節的地緣依賴： 日本企業在上游材料領域整體市佔率約30-50%（隨品類而異），構成全球半導體供應鏈中的另一個高集中度節點。

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7 下游：設計與應用

頂級工藝的下游客戶高度集中，且分佈呈現“贏者通吃”特徵。以下按需求驅動因素分類。

7.1 AI/資料中心晶片：當前最強驅動力

GPU/AI加速器：

• 輝達：2024年佔資料中心GPU市場份額約80-90%（來源：Mercury Research 2024年Q2報告），當前主力產品H100/B200均使用台積電4nm工藝，下一代Rubin系列預期使用3nm。輝達對先進工藝產能的鎖定能力已成為其護城河的核心組成部分。
• AMD：MI300系列使用台積電5nm/6nm（Chiplet），2024年資料中心GPU營收約50億美元（來源：AMD 2024Q3財報）。
• 自研ASIC：GoogleTPU（台積電5nm/3nm）、亞馬遜Trainium（台積電5nm）、微軟Maia（台積電5nm）。2024年自研AI晶片趨勢加速。

AI晶片對工藝的特殊要求：

• SRAM容量大→對SRAM密度要求高（但3nm SRAM密度微縮停滯是痛點）
• 晶片面積大（H100約814mm²，B200約2×800mm²+）→對缺陷密度極敏感，良率挑戰大
• 功耗高（單卡700W-1000W+）→對電晶體能效比要求極致

7.2 智慧手機SoC：單顆出貨量最大

AppleA系列晶片是每個新節點的首批“燈塔客戶”：A17 Pro首發台積電N3（2023年）、A18預計使用N3E（2024年）。高通驍龍8 Gen 3使用台積電N4，下一代8 Gen 4預計轉向N3。聯發科天璣系列同樣跟隨先進工藝節奏。

智慧手機SoC的年出貨量約6-8億顆（含高階和中端，來源：Counterpoint 2024年資料），是先進工藝產能消耗的最大單一品類。

7.3 高效能運算/CPU

英特爾部分產品使用自家工藝（Intel 4/3/20A），部分產品外包台積電（Lunar Lake計算核心使用N3，預計2024年）。AMD EPYC伺服器CPU持續使用台積電先進工藝（Zen 4使用5nm、Zen 5使用4nm/3nm，2024年）。

7.4 其他高階應用

• FPGA：AMD（賽靈思）Versal系列使用台積電7nm
• 汽車ADAS/自動駕駛晶片：特斯拉FSD使用三星7nm（HW3.0）和台積電5nm（HW4.0），Mobileye使用台積電7nm及以下
• 高階網路晶片：博通、Marvell的資料中心交換晶片使用台積電5nm/3nm

下游集中度概況： 據估算（來源：IBS 2023年報告結合2024年行業資料），台積電3nm產能的前五大客戶（Apple、輝達、AMD、高通、博通）合計可能佔比超過70%。這意味著頂級工藝的需求側同樣高度集中，單一客戶訂單波動將顯著影響產能利用率。

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8 受益公司

此處所指“受益”，意指當頂級製造工藝需求增長或擴產時，相關產業環節中獲得更大業務機會的上市公司。以下不構成任何投資建議。

8.1 代工製造（直接受益）

• 台積電（TSM，臺灣/美國雙重上市）：全球先進製程絕對龍頭。2024年營收預計約860-880億美元，先進製程（7nm及以下）佔比約60%+（來源：台積電2024Q3法說會展望）。3nm 2024年營收佔比預計約15%，2025年目標超20%。
• 三星電子（005930.KS，韓國）：晶圓代工業務營收約200億美元量級（公司與第三方估算），3nm GAA客戶拓展進展待觀察。但三星擁有“儲存器+代工+設計”垂直整合優勢。
• 英特爾（INTC，美國）：代工業務起步階段，2024年營收約150-200億美元（含內部交付），外部客戶拓展是關鍵敘事。

8.2 裝置供應商（間接受益於擴產）

• ASML（ASML，荷蘭）：EUV/High-NA獨佔供應商，訂單飽和度是觀察先進工藝擴產節奏的先行指標。2024年營收約275-285億歐元展望。
• 應用材料（AMAT，美國）：沉積、刻蝕、檢測等廣泛版面配置，2024財年營收約260億美元。
• Lam Research（LRCX，美國）：刻蝕裝置龍頭，2024財年營收約150億美元。
• 東京電子（8035.T，日本）：刻蝕、塗膠顯影等，2024財年營收約120億美元規模。
• KLA（KLAC，美國）：量測檢測裝置龍頭，2024財年營收約105億美元。

8.3 先進封裝裝置/材料（結構性受益）

隨著Chiplet和3D封裝成為“摩爾定律延拓”的核心路徑，先進封裝裝置供應商獲得額外需求彈性。

• Disco（6146.T，日本）：晶圓減薄、劃片裝置龍頭。
• BESI（BESI，荷蘭）：先進封裝貼片裝置。
• Teradyne/Advantest（TER/6857.T）：高階測試裝置。

8.4 中國大陸產業鏈（替代邏輯）

在成熟製程和部分先進封裝環節，中國大陸企業存在替代機會（注意：不等於擁有先進製程產能）。

• 中芯國際（688981，A股；0981，港股）：中國大陸最先進晶圓代工廠，14nm量產，N+1/N+2等工藝公開資訊有限。2024年Q3產能利用率仍較高，成熟製程持續擴產。
• 華虹半導體（688347，A股；1347，港股）：特色工藝代工（功率半導體、CIS等）。
• 北方華創（002371，A股）：中國半導體裝置品類最全的企業之一，刻蝕、沉積、清洗等均有版面配置。
• 中微公司（688012，A股）：介質刻蝕裝置表現突出，部分應用於5nm/3nm的驗證在推進中（以公司公告為準，公開資訊無批次供應頂級工藝的詳細揭露）。

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9 市場規模

9.1 全球晶圓代工市場整體規模

據TrendForce 2024年Q3資料：

• 2023年全球晶圓代工產值約1，175億美元（年增率下降約12%）
• 2024年預計反彈至約1,300-1,350億美元（年增率增長約12-15%）
• 先進製程（7nm及以下）2024年產值佔比約50%，約650-700億美元

9.2 頂級工藝（3nm及以下）市場規模

據IBS、Counterpoint等研究機構2024年報告綜合估算（不同口徑的數字有差異，此處取中值區間）：

• 2024年全球3nm晶圓產值約100-130億美元，主要由台積電貢獻，三星貢獻相對有限
• 2025年（含N2初期）預計增長至約200-250億美元
• 2028年（2nm進入量產主升段）預計可達約450-550億美元

增長驅動力拆分：

• AI晶片：從2024年約30-40億美元增長至2028年約150-200億美元
• 智慧手機SoC：從2024年約40-50億美元平穩增長
• HPC/CPU及其他：從2024年約20-30億美元增長

定價參照： 台積電3nm晶圓單片價格約1.8-2萬美元（12英寸晶圓，來源：IBS 2023年估算、Digitimes 2024年報道綜合），較5nm的約1.3-1.5萬美元上漲約30-40%。2nm預計可能觸及2.5萬美元以上。

9.3 中國先進製程市場

因出口管制限制，中國大陸在先進製程領域的產能和市場參與度難以精確量化。據ICWise、IC Insights等機構估計，中國大陸晶圓代工市場約300-350億美元量級（2024年），但其中90%以上為成熟製程（28nm及以上）。先進製程（14nm及以下）產值估算約為20-30億美元量級，具體資料公開資料未見詳細揭露。

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10 玩家對比

10.1 台積電 vs 三星 vs 英特爾：關鍵維度一覽

維度	台積電	三星	英特爾
2024年最先進量產工藝	N3/N3E（3nm FinFET）	3nm GAE（GAA）	Intel 4 / Intel 3（7nm/5nm級）
2025年目標工藝	N2（2nm，奈米片）	2nm（SF2，GAA）	18A（1.8nm級，RibbonFET+PowerVia）
電晶體架構（3nm以下）	N2匯入奈米片	3nm起匯入GAA	20A起匯入RibbonFET
2024年代工營收（估）	~860-880億美元	~200億美元	~150-200億美元（含內部）
最大客戶	Apple、輝達、AMD、高通	三星LSI、少數外部客戶	英特爾（內部），微軟/AWS等
EUV保有量（估）	100-120臺	30-40臺	20-25臺（High-NA已獲首臺）
核心優勢	良率/產能/客戶生態	垂直整合/架構激進	IDM完整性/背面供電領先
核心風險	地理集中/地緣政治	良率/客戶信任修復	代工業務與競爭者的合作衝突

來源：公司財報及法說會（2024年各季度）、ASML EUV出貨資料、TrendForce代工營收排名、行業分析師估算。部分數字為合理估算範圍，各公司未揭露統一口徑的具體數字時以“估”標註。

10.2 中國陣營：中芯國際的位置

中芯國際在先進製程的公開資訊有限，2020年首次揭露14nm量產，此後對更先進節點的進展“公開資料未見”詳細揭露。在成熟製程領域（28nm及以上），中芯國際是中國大陸最具規模的代工廠，2024年Q3產能約85-90萬片/月（12英寸等效估算），且仍有持續擴產計劃（來源：公司2024年Q3財報及業績說明會）。

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11 風險

11.1 技術風險：摩爾定律的經濟學終結

物理上的微縮可能在該節點尚未到頭，但經濟上的微縮可能先一步終止。

• 研發費用呈指數增長：台積電2024年資本支出約280-320億美元（來源：2024Q3法說會展望），其中大部分用於先進製程。2nm工廠單座成本已超過一座航空母艦（美國福特級航母造價約130億美元）。
• 設計成本急劇攀升：如前述章節所述，3nm晶片的設計成本接近6億美元，能夠負擔的客戶數量進一步收窄，這反過來限制了代工廠可獲取的訂單池。
• SRAM密度微縮停滯：3nm節點SRAM密度幾乎未增長（提升僅約5%，遠低於邏輯密度提升的26%），這對AI等依賴片上儲存的工作負載是重大挑戰。

11.2 客戶集中度風險

前文提到，先進製程的主要客戶不超過10家。這意味著：

• 單一客戶（如Apple）調換工藝節點或降低訂單量，將導致產能利用率劇烈波動
• 大客戶對價格的議價能力極強，代工廠毛利率面臨持續壓力
• 台積電3nm初期，僅有Apple一家大客戶大量下單（2023-2024年情形），風險高度集中

11.3 地緣政治風險

這可能是頂級製造工藝面臨的最大的結構性風險。

• 臺灣地區產能集中風險：全球先進製程產能85%-90%集中於臺灣地區（來源：BCG 2024年報告），構成全球半導體供應鏈的“單點故障風險”。地緣緊張局勢的任何變化都可能影響這一產能的可靠供應。雖然台積電已在日本、美國、德國版面配置海外產能，但最先進工藝仍主要留在臺灣（2024年臺積電美國亞利桑那Fab 21一期為4nm，更先進節點未宣佈海外生產計劃）。
• 出口管制升級風險：2022年10月以來，美國對華半導體出口管制持續加碼（2023年10月、2024年多次更新規則），限制了先進裝置、技術、人才流向中國，也限制了中國先進製程的追趕速度。但這也加劇了全球半導體供應鏈的割裂和不確定性。
• 反向管制風險：中國在鎵、鍺、石墨等關鍵原材料上實施出口管制（2023年起），全球半導體材料供應鏈面臨潛在的“上游卡脖子”。

11.4 產能過剩的週期性風險

2023年成熟製程已有供過於求跡象，而全球各地（美國、歐洲、日本、中國）在建的晶圓廠專案數量達到歷史高位。據SEMI 2024年資料顯示，2024-2026年全球將有約100座新建晶圓廠投產或開工建設。雖然先進製程的需求仍被AI熱潮支撐，但若AI資本支出出現週期性回撥，先進製程同樣可能面臨產能過剩壓力。

11.5 技術替代風險

• Chiplet降低了對最先進製程的依賴：通過將晶片拆分為多個芯粒，只有計算核心使用最先進工藝，其餘部分使用成熟工藝，這可能在邊際上減緩對頂級工藝的需求增速。
• 新興計算範式：量子計算、光計算、存內計算等技術路線長期來看有可能繞過傳統半導體微縮路徑。但截至2024年12月，這些技術距離規模化商業應用仍需較長時間。

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12 誤讀糾偏

12.1 “nm代表的實際物理尺寸”

常見誤讀：認為“3nm”是晶片上某個結構的實際寬度為3奈米。 實際情況：自2010年代以來，“nm”已從物理柵長蛻變為一個等效效能標籤。不同廠商對同一“nm”的定義口徑不同，導致台積電的“3nm”和三星的“3nm”或英特爾的“3nm級”在電晶體密度、功耗表現上可比性有限。在進行不同廠商工藝比較時，應關注電晶體密度、能效比和良率等指標，而不是僅看工藝名稱中的數字。

12.2 “誰先用最新工藝誰就贏”

常見誤讀：Apple每年首發台積電最新工藝，說明Apple技術最強。 實際情況：首發新工藝是一種風險-收益權衡。新工藝早期良率較低、缺陷密度較高，可能導致晶片成本上升和出貨量受限。Apple之所以願意首發，與其巨大的出貨量（可攤薄風險）、對效能的極致追求和與台積電的戰略繫結深度有關。其他晶片公司（如AMD、輝達）通常在新工藝的增強版（如N4相對N5、N3E相對N3）推出後才會大規模匯入，是一種更穩健的策略。這並不意味著後者技術弱，而是不同的商業決策。

12.3 “先進製程良率必然很低，等幾年就好”

常見誤讀：良率隨時間線性提升是自然規律。 實際情況：良率爬坡需要持續且大量的工程投入和訂單反饋。三星3nm GAA良率的挑戰，部分原因在於缺乏足夠數量的大規模設計客戶協同迭代。良率不是“等”出來的，而是“用”出來的——需要有客戶願意在良率早期下單，承擔高成本和大面積晶片的低良率風險，才能累積資料並不斷調優工藝。在這個意義上，擁有忠實“燈塔客戶”本身就是代工廠的核心競爭力。

12.4 “只有最先進製程才能做AI晶片”

常見誤讀：AI晶片必須用3nm/2nm。 實際情況：AI晶片涵蓋從訓練到推論、從雲端端到邊緣的廣泛場景。資料中心訓練晶片趨勢上確實在追逐最先進工藝（以最大化算力密度和能效比），但邊緣推論晶片、端側NPU廣泛使用12nm、7nm甚至更成熟工藝，以平衡成本與功耗。即便是資料中心，通過晶片面積擴大和架構最佳化（如Chiplet拼裝），也可以在相對成熟的工藝上實現高算力——關鍵並非“必須用最先進工藝”，而是“在給定的功耗和成本約束下獲得最佳算力”。

12.5 “中國很快就能追上來”或“中國永遠追不上”

常見誤讀：將半導體工藝追趕簡化為“多少年就能追上”或“不可能追上”的二元論斷。 實際情況：半導體工藝追趕是一個極其複雜的系統工程——涉及裝置、材料、EDA、IP、設計生態、人才培養、資本投入和產業耐心等多維度協同。在成熟製程領域，中國大陸已展現出較強的擴產和迭代能力；在14nm及以下先進製程，出口管制確實大幅增加了追趕的難度和時間成本，但這不等於永久落後。“多長時間”無法簡單預測，公開資料未見權威機構給出明確的時間表，任何精確到年的“追平預測”都需要審慎對待。

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13 最新事件

13.1 台積電美國亞利桑那工廠進展（2024年11月）

2024年11月，台積電亞利桑那州Fab 21一期正式進入工程樣品生產階段（投產4nm工藝）。這是台積電在美國本土的首次先進製程量產（來源：台積電2024年Q3法說會及美國商務部2024年11月公開宣告）。該專案獲得了美國《晶片法案》66億美元直接補貼和50億美元貸款擔保。二期（3nm）和遠期三期（2nm或更先進）的建設時間表尚未明確公佈。

13.2 英特爾18A獲得AWS和微軟代工合作（2024年9-10月）

2024年9月，英特爾宣佈與AWS達成數十億美元級別的合作協議，包括使用Intel 18A工藝為AWS生產定製AI晶片（來源：英特爾2024年9月新聞稿）。同年10月，微軟也確認將在Intel 18A上投片。這標誌著英特爾代工業務首次獲得大型雲端運算客戶的明確工藝承諾，是英特爾IDM 2.0戰略的重要驗證節點。

13.3 三星2nm斬獲AI客戶訂單意向（2024年10月）

在2024年10月的三星晶圓代工論壇上，三星宣佈其2nm（SF2）工藝已獲得AI晶片客戶的訂單意向（LOI），並將於2025年提供MPW（多專案晶圓）服務（來源：三星電子2024年10月新聞稿）。公司未揭露具體客戶名稱。此外，三星還宣佈其HBM4記憶體將整合2.5D/3D先進封裝技術。

13.4 ASML High-NA EUV交付進展（2024年）

截至2024