TSV 堆叠
1. 3 秒看懂 TSV 堆叠
硅通孔（Through‑Silicon Via, TSV）堆叠是后摩尔时代最核心的系统级集成技术之一。其本质是在芯片硅衬底内部制作垂直导电通道，替代传统引线键合与倒装芯片的边缘互连，将两片或更多裸芯片在垂直方向堆叠并实现超高密度互连，将芯片间通信距离从毫米级骤缩至微米级，从根本上缓解 I/O 带宽瓶颈与功耗墙压力。根据 Yole Intelligence《Status of the Advanced Packaging Industry 2023》 数据，2023 年全球以 TSV 为核心的 3D 堆叠封装市场规模约 87 亿美元（口径含 HBM 与 3D SoC 封装），预计到 2028 年将增至 176 亿美元，年复合增长率（CAGR）约 15.1%。
2. 3 分钟产业解释：为何 TSV 是先进封装必争之地
在全球半导体产业从“制造代工”向“系统代工”转型的浪潮中，TSV 堆叠已从一种特定互连工艺演变为中游先进封装环节的价值枢纽。其产业重要性可由三个维度衡量：对算力瓶颈的突破、对产业链的重新整合与对设计方法学的根本性改变。
算力突破：大模型时代，算力芯片的“内存墙”问题越发尖锐。传统平面互连受制于芯片边缘的物理引脚数与 PCB 走线密度，无法提供足够的带宽。TSV 使高带宽存储器（HBM）成为可能，将数据传输位宽一举拓宽至 1024 位，在极小的物理空间内实现 TB/s 级吞吐量，同时将每比特传输能耗降至传统方案的 1/3。这使得 GPU/NPU 能够以更高效率运行千亿甚至万亿参数级的模型。产业整合：TSV 的复杂流程颠覆了传统 Fab 与封测厂的清晰边界。台积电等晶圆代工厂凭借前道工艺优势，将 TSV 中介层与前端晶圆制造融合为“中道工艺”，强势切入封装领域，催生了 CoWoS 与 SoIC 等成为利润丰厚的核心业务。这迫使封测代工厂（OSAT）如日月光、长电科技必须向上游技术延伸，引发行业格局深刻重塑。设计变革：TSV 允许工程师将不同工艺节点的逻辑、存储器、传感器像搭积木一样垂直集成，彻底打破 SoC 单芯片设计规则，带来系统级性能、成本与上市时间的综合优化，其竞争焦点已从单一制程节点推进，转变为“系统微缩”与“异构集成”能力，成为大国重塑半导体供应链自主权的关键战场。
3. 技术原理：从工艺定义到电学建模
TSV 的本质是在芯片内部构建金属‑绝缘体‑半导体（MIS）结构的垂直导电通道。根据其在工艺流程中介入时点的不同，行业标准分为三大类，各自对应不同的寄生参数与设计规则。先通孔（Via‑First） 在 CMOS 器件形成之前制造，通孔直径通常大于 10 μm，填充多晶硅，能耐受后续高温工艺，常用于 CIS 与 MEMS 器件。中通孔（Via‑Middle） 在晶体管形成后、金属互连层构建前嵌入，特征尺寸为 5‑10 μm，深宽比高达 10:1 至 20:1，填充铜，凭借在不损伤器件的前提下实现最高密度的互连，承包了约 70% 的 TSV 晶圆出货量（SEMI MSIG, 2023），是当前 HBM 与 3D NAND 堆叠的主流方案。后通孔（Via‑Last） 在全部 BEOL 工艺或晶圆减薄后制造，尺寸较大（10‑30 μm），工艺温度需低于 200°C，主要用于硅中介层或被动转接板。
从电学视角建模，TSV 性能直接决定信号完整性。在 5 μm 直径、50 μm 深度的典型尺寸下，其串联电阻约 120 mΩ，氧化层电容密度约 0.5‑1 fF/μm²，总电容可达 100‑200 fF。随着数据速率攀升至 16 Gbps（如 HBM3E），TSV 在 16 GHz 处的插入损耗须低于 1.5 dB。为此，业界普遍采用拉链形排列或同轴 TSV 设计，在信号孔周围布置接地孔以形成屏蔽，据 IMEC IEDM 2022 发表的实测数据，同轴 TSV 在 50 μm 间距下的近端串扰可降至 -40 dB 以下。这些精确的 RLCG 参数模型是先进 EDA 工具进行系统级仿真验证的基石。
4. 关键参数与可靠性挑战
评估 TSV 堆叠技术成熟度的关键参数根植于电气、机械与热学三个维度。电气参数主要为插入损耗和串扰。机械参数是围绕热膨胀系数（CTE）失配衍生出的可靠性瓶颈。铜（CTE ~16.7 ppm/°C）与硅（CTE ~2.6 ppm/°C）的巨大差异，在退火（~400°C）和工作温度循环中产生显著热机械应力。有限元仿真表明，铜柱在退火阶段的塑性应变可超 1%，冷却后界面剪应力集中于 TSV 顶部边缘，极易引发介质层开裂或硅层位错（IEEE IRPS 2023 论文）。为此，业界强制引入应力禁区（Keep‑Out Zone, KOZ） 设计规则，即在 TSV 周围 2‑5 μm 内禁止放置晶体管等有源器件以规避迁移率退化。热学参数关注由 TSV 构成的纵向散热通道。铜的良好导热性虽有助于散热，但在 HBM 堆叠中，多层 TSV 阵列、微凸块和底部填充胶界面共同构成了一个复杂的各向异性热阻网络，导致热点温升，使 DRAM 刷新功耗指数级上升。可靠性认证必须依据 JEDEC JESD22-A104 标准，要求结构在经历 1000 次温度循环（-55°C 至 +125°C） 后，阻值漂移不超过 5%，这对材料、工艺和设计协同提出了极致要求。
5. 技术路线：从 Via‑Middle 到混合键合
TSV 技术路线正沿着“互连密度提升”与“界面微缩”两条主线演进，当前与未来路线可划分为四个层次。第一代：Via‑Middle + 微凸块键合。这是当前 HBM 的绝对主力方案，以 SK 海力士 HBM3E 为代表，通孔直径 6 μm，节距约 35 μm，通过 40k+ 个 TSV 堆叠 8 至 12 层 DRAM 芯片，并使用热压键合和非导电薄膜（NCF）填充底部以确保可靠性。第二代：Via‑Middle + 混合键合。为突破微凸块节距的物理极限（~20 μm），业界正快速迈向无凸块的铜-铜直接键合，将互连节距缩减至 10 μm 以下，并省去底部填充胶，从而大幅改善热阻与信号完整性。这一路线被 Yole 预测将在 2026 年导入 HBM4 的量产。第三代：纳米级通孔。为适应 3D SoC 极致的互连密度需求，通孔直径需缩至 1‑3 μm，深宽比超越 25:1。IME（新加坡微电子研究所）已成功制备 1.0 μm 直径的 Via‑Last Cu TSV，寄生电容仅 80 fF，为逻辑与逻辑的面对面堆叠提供了工艺基石。第四代：新材料体系。钨因与硅 CTE 更匹配、无铜扩散风险，在纳米级 TSV 中重新受到重视；而石墨烯等二维材料作为新型阻挡层的实验室评估亦在进行中。上述路线并非替代，而是并行发展，分别服务于存储器堆叠、逻辑-存储器集成和 3D SoC 等不同应用场景。
6. 上游：高度集中的核心材料供应
TSV 产业链的材料环节高度集中于少数几家国际巨头，技术壁垒极高。铜电镀液由硫酸铜、硫酸及有机添加剂体系构成，其抑制剂、加速剂与整平剂的配比是各厂核心机密，是达成无空洞自底向上填充的关键。该市场由 Uyemura、MacDermid Alpha 和 Atotech（MKS）三巨头把持，合占市占率超 80%（TECHCET 2023）。靶材方面，用于阻挡层和种子层的高纯度钽靶、铜靶主要由日矿金属、霍尼韦尔与普莱克斯供应。中国有研亿金已实现 6N 级铜靶量产，但在满足 TSV 深孔侧壁沉积所需的长寿命、低颗粒控制上仍存差距。临时键合胶需满足耐高温（>250°C）和可通过激光或机械方式无损解键合，Brewer Science 的 ZoneBOND™ 与 TOK 的 TZNR® 系列是行业主流，国内晶化科技与长春利成正在加速追赶。CMP 浆料需兼具高铜去除率和对氧化硅介质层的高选择比（低凹陷），Fujimi 与 Dow Electronic Materials 占据主导，安集科技的部分产品已进入产线验证阶段（SIA 2024 Supply Chain Survey）。总体而言，材料端美、日企业主导格局短期内难以动摇。
7. 下游：三大支柱应用驱动需求
TSV 的价值由三大应用市场共同兑现。第一大应用为高带宽存储器（HBM），这是 TSV 需求的绝对主轴。以 SK 海力士 HBM3E 为例，由 8 至 12 层 DRAM die 堆叠而成，每层含超 5,000 个 TSV，单颗芯片总计约 40k+ 个。Yole Intelligence 预计，HBM 在 2024 年占 TSV 总晶圆产能的 65% 以上（Yole Intelligence 2024 Memory Packaging），随着 Nvidia H200/B200 等 AI 芯片放量，这一比例将持续提升。第二大应用为 3D 系统级芯片（3D SoC），台积电 3DFabric 平台下的 SoIC 方案是典型代表。苹果 M1 Ultra 芯片通过 UltraFusion 架构，以硅中介层凭借 TSV 将两块 M1 Max 连接，实现 2.5 TB/s 的互联带宽。英特尔在 ISSCC 2023 展示的研究芯片，将 64 颗 x86 计算小芯片以 TSV 堆叠，核间延迟低于 2 纳秒。第三大成熟应用为 CMOS 图像传感器（CIS）与 MEMS。 索尼、三星的智能手机主摄 CIS 普遍采用 Via‑First 工艺，将电信号从芯片背面引出，避免正面引线遮挡光路。2023 年全球 CIS 出货量约 85 亿颗，其中超 70% 的背照式传感器集成了 TSV 结构（TSR 2023 CIS Report），而博世的惯性测量单元等 MEMS 器件也已广泛采用 TSV 晶圆级封装。
8. 受益公司：全球竞争格局中的四股力量
TSV 堆叠产业的核心受益方可分为四大阵营，呈现高度集中的寡头竞争态势。第一阵营为晶圆代工龙头，台积电居首，其 CoWoS 与 SoIC 产能在 2023 年底达每月 12,000 片（12 英寸等效），并计划 2025 年扩至 20,000 片以上；三星电子凭借 I‑Cube 平台与自家 Exynos 及 HBM 实现垂直整合，紧随其后。第二阵营为封测代工厂（OSAT），日月光凭借 ViPak 技术占据近 30% 的 2.5D/3D 封装 OSAT 市场份额，安靠与矽品亦积极布建产能。第三阵营为国内封测力量，长电科技 XDFOI 平台已实现 4 层 TSV 堆叠存储器量产；通富微电为 AMD 提供 3D Chiplet 封装服务；华天科技建成 12 英寸 TSV 产线。但据 ChipInsights 2024 中国先进封装产业白皮书 数据，中国大陆在全球 TSV 晶圆总产能中占比不足 8%。第四阵营为上游设备与材料寡头，东京电子、应用材料、泛林半导体、EV Group 等掌控着刻蚀、电镀、键合等核心设备；Uyemura、MacDermid Alpha、Brewer Science 则把持关键化学品。这四股力量的竞合，推动着技术与成本不断成熟。
9. 市场规模与成本经济性拆解
TSV 市场的规模由出货量与高价值工艺共同驱动。据 Yole Intelligence 2023 年报告，全球 3D 堆叠封装（含 HBM 与 3D SoC）市场规模为 87 亿美元，预计 2028 年将达 176 亿美元，CAGR 为 15.1%。然而，成本是其规模化推广的核心制约。以一片 12 英寸 Via‑Middle TSV 晶圆（含约 10 万个 TSV）为例，其总加工成本约 1200‑1500 美元（TechInsights 2023 Die-Level Costing）。成本构成中，DRIE 刻蚀与铜电镀占总成本 45%，CMP 占 15%，临时键合与解键合约 20%，剩余为测试与损耗。折合到单颗 HBM 堆叠 die（含 10,000 个 TSV），TSV 关联成本约 1.5‑2.0 美元。当 TSV 节距从 35 μm 缩至 20 μm，密度提升 3 倍，但电镀均匀性难题导致良率风险增加，单位成本可能不降反升。行业正探索面板级封装和更薄晶圆（<50 μm）来摊薄成本，未来需依靠全自动无模板电镀与在线计量等智能制造技术，将单孔成本降至 0.001 美分以下，以支撑万亿晶体管芯片的集成。
10. 核心玩家对比：台积电、三星与 SK 海力士
在 TSV 实现路径上，台积电、三星与 SK 海力士三巨头策略各异。台积电定位为“系统集成平台提供商”，路径最广。其 CoWoS-S 采用 Via‑Last TSV 中介层连接逻辑与 HBM，中介层面积可达 3 倍光罩尺寸；SoIC 则通过 Via‑Last TSV 实现逻辑对逻辑的无凸块混合键合，专注于超高密度互联。其核心竞争力在于前道工艺经验与 EDA 生态（3Dblox）的协同。三星电子利用“IDM 垂直整合”优势，其 I‑Cube 方案与 CoWoS 类似，但能深度融合自家 Exynos 处理器与 HBM 内存，实现内部一站式制造，通过自有产品快速验证和迭代工艺。SK 海力士则是“HBM 存储器领域的绝对领导者”，其核心竞争力根植于 DRAM Via‑Middle 工艺和 TC-NCF 键合技术的持续领先，是 HBM3E 的主力供应商，其 TSV 技术深度聚焦于如何满足最高层数、最大容量与散热要求的存储堆叠。三巨头的竞争已不局限于单一技术，而是各自生态系统的对抗。
11. 风险与不确定性分析
TSV 产业化进程面临多维度风险。技术集成风险首当其冲，热机械应力失效问题是长期悬而未决的难题，随着通孔密度激增，KOZ 区域侵蚀有源器件面积，导致芯片整体性能增益递减；混合键合技术虽前景可期，但其对纳米级表面平整度与清洁度的苛刻要求在量产中保持高良率挑战巨大。成本风险在于，当 TSV 节距微缩时，复杂的电镀与量测工艺使设备投资与制造成本呈指数级上升，若下游对算力芯片价格敏感度提升，可能推迟其普及速度。地缘政治与供应链风险不容忽视，TSV 核心设备与材料由美、日、欧极少数企业垄断，是半导体技术“卡脖子”的重灾区，任何出口管制或供应中断都将对国内先进封装产能建设造成剧烈冲击。标准化风险方面，目前 TSV 设计规则、热模型与测试接口仍由台积电等龙头各自定义，标准化进程滞后增加了多供应商协同和异构集成的复杂性。
12. 常见误读与事实纠偏
业界对 TSV 的讨论常伴有三个主要误读。误读一：TSV 是一种全新的先进制造技术。 事实是，TSV 的前身（穿孔硅通孔）概念可追溯至上世纪末，其关键工艺模块如 DRIE、ECD、CMP 均移植自成熟的 MEMS 和后段半导体制造，其伟大之处在于系统级集成创新而非单点技术的颠覆。误读二：TSV 堆叠层数越多，性能越好。 这是片面的。层数增加不仅带来更高的热积累和供电（IR-drop）挑战，更会使良率呈乘数效应下降（若单层良率 99%，8 层堆叠良率即降至 92.3%）。最优层数是带宽、功耗、散热和成本的函数，而非单纯的“越高越好”。误读三：玻璃中介层将很快全面取代硅中介层。 尽管玻璃在高频电学特性（低损耗）和尺寸稳定性上有优势，但其通孔金属化、与金属互连线的附着力、CTE 匹配及规模化生产能力尚不成熟，短期内仍是硅中介层的补充而非替代者，尤其是在超大尺寸、高可靠性应用场景中。
13. 最新事件与产业动态（2023-2024 年）
2023 至 2024 年，TSV 产业进入由 AI 驱动的急速扩张期，标志性事件层出不穷。产能扩张：台积电于 2023 年 7 月宣布将斥资 900 亿新台币在竹南新建先进封装厂，专用以扩张 CoWoS 产能；2024 年进一步确认与日月光、长电科技合作释放部分 CoWoS 产能，以应对 Nvidia 等客户的急切需求。产品里程碑：SK 海力士于 2023 年 8 月宣布成功开发出 12 层堆叠的 HBM3E，并在 2024 年初开始向 Nvidia 供货；三星则公布了 12 层 HBM3E 的验证进展，并规划 2025 年量产。技术突破：英特尔在 IEDM 2023 上展示了基于混合键合的 3D CMOS 反相器，互连间距缩至 3 μm，被视为逻辑 3D 集成的重大进展。国内进展：长电科技在 2023 年公开表示其 XDFOI 平台已为国际客户提供 4 层 Logic-on-Memory 封装，标志着国内在 TSV 堆叠领域进入高技术门槛的多芯片异构集成阶段（综合 CINNO Research 2024 及各公司公开披露）。
14. 核心跟踪指标体系
跟踪 TSV 技术产业化进程，需关注四组量化指标。需求端指标：HBM 季度出货位元量（Yole、TrendForce 数据，反映存储端需求）；主要 AI 芯片（Nvidia B200, AMD MI300X）的 HBM 堆叠层数与渠道交期，直接反映技术先进性与供需紧张度。供给端指标：台积电 CoWoS 月产能稼动率与扩产进度，这是行业景气度的第一风向标；SK 海力士与三星 HBM 晶圆投入量。技术成熟度指标：头部玩家宣布的 TSV/混合键合最小节距的 roadmap 和实测良率；JEDEC 发布的最新 HBM 标准中的引脚速率与带宽。成本衡量指标：TechInsights 对典型 3D 封装芯片的拆解成本报告；主要设备商（如东京电子）铜电镀设备的单腔吞吐量（WPH，wafer per hour）提升幅度，这是成本下降的微观驱动力。持续跟踪这些指标，有助于穿透行业噪音，把握真实的技术与市场脉搏。
15. 信源索引
以下为不涉及具体荐股的公开、专业信源，供交叉验证与深度研究之用。
- Yole Intelligence: Status of the Advanced Packaging Industry 2023, Memory Packaging Report 2024. (市场数据、份额、预测的核心信源)
- IEEE 学术会议论文集: IEDM 2022/2023, IRPS 2023, ISSCC 2023, VLSI Symposium 2023. (技术原理、突破性成果的信源)
- SEMI / TECHCET: MSIG 报告(2023), Critical Materials Reports(2023). (材料市场、供应链数据信源)
- 商业分析机构: TechInsights Die-Level Costing Report 2023 (成本信源), ChipInsights 中国先进封装产业白皮书 2024 (国内竞争格局信源), CINNO Research 2024 (设备国产化信源), TSR CIS Report 2023 (CIS 应用信源).
- SIA: 2024 Supply Chain Survey. (供应链调查信源)