TSV 堆疊
1. 3 秒看懂 TSV 堆疊
矽通孔（Through‑Silicon Via, TSV）堆疊是後摩爾時代最核心的系統級整合技術之一。其本質是在晶片矽襯底內部製作垂直導電通道，替代傳統引線鍵合與倒裝晶片的邊緣互連，將兩片或更多裸晶片在垂直方向堆疊並實現超高密度互連，將晶片間通訊距離從毫米級驟縮至微米級，從根本上緩解 I/O 頻寬瓶頸與功耗牆壓力。根據 Yole Intelligence《Status of the Advanced Packaging Industry 2023》 資料，2023 年全球以 TSV 為核心的 3D 堆疊封裝市場規模約 87 億美元（口徑含 HBM 與 3D SoC 封裝），預計到 2028 年將增至 176 億美元，年複合增長率（CAGR）約 15.1%。
2. 3 分鐘產業解釋：為何 TSV 是先進封裝必爭之地
在全球半導體產業從“製造代工”向“系統代工”轉型的浪潮中，TSV 堆疊已從一種特定互連工藝演變為中游先進封裝環節的價值樞紐。其產業重要性可由三個維度衡量：對算力瓶頸的突破、對產業鏈的重新整合與對設計方法學的根本性改變。
算力突破：大型模型時代，算力晶片的“記憶體牆”問題越發尖銳。傳統平面互連受制於晶片邊緣的物理引腳數與 PCB 走線密度，無法提供足夠的頻寬。TSV 使高頻寬儲存器（HBM）成為可能，將資料傳輸位寬一舉拓寬至 1024 位，在極小的物理空間內實現 TB/s 級吞吐量，同時將每位元傳輸能耗降至傳統方案的 1/3。這使得 GPU/NPU 能夠以更高效率執行千億甚至萬億引數級的模型。產業整合：TSV 的複雜流程顛覆了傳統 Fab 與封測廠的清晰邊界。台積電等晶圓代工廠憑藉前道工藝優勢，將 TSV 中介層與前端晶圓製造融合為“中道工藝”，強勢切入封裝領域，催生了 CoWoS 與 SoIC 等成為獲利豐厚的核心業務。這迫使封測代工廠（OSAT）如日月光、長電科技必須向上遊技術延伸，引發行業格局深刻重塑。設計變革：TSV 允許工程師將不同工藝節點的邏輯、儲存器、感測器像搭積木一樣垂直整合，徹底打破 SoC 單晶片設計規則，帶來系統級效能、成本與上市時間的綜合最佳化，其競爭焦點已從單一製程節點推進，轉變為“系統微縮”與“異構整合”能力，成為大國重塑半導體供應鏈自主權的關鍵戰場。
3. 技術原理：從工藝定義到電學建模
TSV 的本質是在晶片內部建置金屬‑絕緣體‑半導體（MIS）結構的垂直導電通道。根據其在工藝流程中介入時點的不同，行業標準分為三大類，各自對應不同的寄生引數與設計規則。先通孔（Via‑First） 在 CMOS 器件形成之前製造，通孔直徑通常大於 10 μm，填充多晶矽，能耐受後續高溫工藝，常用於 CIS 與 MEMS 器件。中通孔（Via‑Middle） 在電晶體形成後、金屬互連層建置前嵌入，特徵尺寸為 5‑10 μm，深寬比高達 10:1 至 20:1，填充銅，憑藉在不損傷器件的前提下實現最高密度的互連，承包了約 70% 的 TSV 晶圓出貨量（SEMI MSIG, 2023），是當前 HBM 與 3D NAND 堆疊的主流方案。後通孔（Via‑Last） 在全部 BEOL 工藝或晶圓減薄後製造，尺寸較大（10‑30 μm），工藝溫度需低於 200°C，主要用於矽中介層或被動轉接板。
從電學視角建模，TSV 效能直接決定訊號完整性。在 5 μm 直徑、50 μm 深度的典型尺寸下，其串聯電阻約 120 mΩ，氧化層電容密度約 0.5‑1 fF/μm²，總電容可達 100‑200 fF。隨著資料速率攀升至 16 Gbps（如 HBM3E），TSV 在 16 GHz 處的插入損耗須低於 1.5 dB。為此，業界普遍採用拉鏈形排列或同軸 TSV 設計，在訊號孔周圍佈置接地孔以形成遮蔽，據 IMEC IEDM 2022 發表的實測資料，同軸 TSV 在 50 μm 間距下的近端串擾可降至 -40 dB 以下。這些精確的 RLCG 引數模型是先進 EDA 工具進行系統級模擬驗證的基石。
4. 關鍵引數與可靠性挑戰
評估 TSV 堆疊技術成熟度的關鍵引數根植於電氣、機械與熱學三個維度。電氣引數主要為插入損耗和串擾。機械引數是圍繞熱膨脹係數（CTE）失配衍生出的可靠性瓶頸。銅（CTE ~16.7 ppm/°C）與矽（CTE ~2.6 ppm/°C）的巨大差異，在退火（~400°C）和工作溫度迴圈中產生顯著熱機械應力。有限元模擬表明，銅柱在退火階段的塑性應變可超 1%，冷卻後介面剪應力集中於 TSV 頂部邊緣，極易引發介質層開裂或矽層位錯（IEEE IRPS 2023 論文）。為此，業界強制引入應力禁區（Keep‑Out Zone, KOZ） 設計規則，即在 TSV 周圍 2‑5 μm 內禁止放置電晶體等有源器件以規避遷移率退化。熱學引數關注由 TSV 構成的縱向散熱通道。銅的良好導熱性雖有助於散熱，但在 HBM 堆疊中，多層 TSV 陣列、微凸塊和底部填充膠介面共同構成了一個複雜的各向異性熱阻網路，導致熱點溫升，使 DRAM 重新整理功耗指數級上升。可靠性認證必須依據 JEDEC JESD22-A104 標準，要求結構在經歷 1000 次溫度迴圈（-55°C 至 +125°C） 後，阻值漂移不超過 5%，這對材料、工藝和設計協同提出了極致要求。
5. 技術路線：從 Via‑Middle 到混合鍵合
TSV 技術路線正沿著“互連密度提升”與“介面微縮”兩條主線演進，當前與未來路線可劃分為四個層次。第一代：Via‑Middle + 微凸塊鍵合。這是當前 HBM 的絕對主力方案，以 SK 海力士 HBM3E 為代表，通孔直徑 6 μm，節距約 35 μm，通過 40k+ 個 TSV 堆疊 8 至 12 層 DRAM 晶片，並使用熱壓鍵合和非導電薄膜（NCF）填充底部以確保可靠性。第二代：Via‑Middle + 混合鍵合。為突破微凸塊節距的物理極限（~20 μm），業界正快速邁向無凸塊的銅-銅直接鍵合，將互連節距縮減至 10 μm 以下，並省去底部填充膠，從而大幅改善熱阻與訊號完整性。這一路線被 Yole 預測將在 2026 年匯入 HBM4 的量產。第三代：奈米級通孔。為適應 3D SoC 極致的互連密度需求，通孔直徑需縮至 1‑3 μm，深寬比超越 25:1。IME（新加坡微電子研究所）已成功製備 1.0 μm 直徑的 Via‑Last Cu TSV，寄生電容僅 80 fF，為邏輯與邏輯的面對面堆疊提供了工藝基石。第四代：新材料體系。鎢因與矽 CTE 更匹配、無銅擴散風險，在奈米級 TSV 中重新受到重視；而石墨烯等二維材料作為新型阻擋層的實驗室評估亦在進行中。上述路線並非替代，而是並行發展，分別服務於儲存器堆疊、邏輯-儲存器整合和 3D SoC 等不同應用場景。
6. 上游：高度集中的核心材料供應
TSV 產業鏈的材料環節高度集中於少數幾家國際巨頭，技術壁壘極高。銅電鍍液由硫酸銅、硫酸及有機新增劑體系構成，其抑制劑、加速劑與整平劑的配比是各廠核心機密，是達成無空洞自底向上填充的關鍵。該市場由 Uyemura、MacDermid Alpha 和 Atotech（MKS）三巨頭把持，合佔市佔率超 80%（TECHCET 2023）。靶材方面，用於阻擋層和種子層的高純度鉭靶、銅靶主要由日礦金屬、霍尼韋爾與普萊克斯供應。中國有研億金已實現 6N 級銅靶量產，但在滿足 TSV 深孔側壁沉積所需的長壽命、低顆粒控制上仍存差距。臨時鍵合膠需滿足耐高溫（>250°C）和可通過雷射或機械方式無損解鍵合，Brewer Science 的 ZoneBOND™ 與 TOK 的 TZNR® 系列是行業主流，國內晶化科技與長春利成正在加速追趕。CMP 漿料需兼具高銅去除率和對氧化矽介質層的高選擇比（低凹陷），Fujimi 與 Dow Electronic Materials 佔據主導，安集科技的部分產品已進入產線驗證階段（SIA 2024 Supply Chain Survey）。總體而言，材料端美、日企業主導格局短期內難以動搖。
7. 下游：三大支柱應用驅動需求
TSV 的價值由三大應用市場共同兌現。第一大應用為高頻寬儲存器（HBM），這是 TSV 需求的絕對主軸。以 SK 海力士 HBM3E 為例，由 8 至 12 層 DRAM die 堆疊而成，每層含超 5,000 個 TSV，單顆晶片總計約 40k+ 個。Yole Intelligence 預計，HBM 在 2024 年佔 TSV 總晶圓產能的 65% 以上（Yole Intelligence 2024 Memory Packaging），隨著 Nvidia H200/B200 等 AI 晶片放量，這一比例將持續提升。第二大應用為 3D 系統級晶片（3D SoC），台積電 3DFabric 平台下的 SoIC 方案是典型代表。Apple M1 Ultra 晶片通過 UltraFusion 架構，以矽中介層憑藉 TSV 將兩塊 M1 Max 連線，實現 2.5 TB/s 的互聯頻寬。英特爾在 ISSCC 2023 展示的研究晶片，將 64 顆 x86 計算小晶片以 TSV 堆疊，核間延遲低於 2 納秒。第三大成熟應用為 CMOS 影像感測器（CIS）與 MEMS。 索尼、三星的智慧手機主攝 CIS 普遍採用 Via‑First 工藝，將電訊號從晶片背面引出，避免正面引線遮擋光路。2023 年全球 CIS 出貨量約 85 億顆，其中超 70% 的背照式感測器集成了 TSV 結構（TSR 2023 CIS Report），而博世的慣性測量單元等 MEMS 器件也已廣泛採用 TSV 晶圓級封裝。
8. 受益公司：全球競爭格局中的四股力量
TSV 堆疊產業的核心受益方可分為四大陣營，呈現高度集中的寡頭競爭態勢。第一陣營為晶圓代工龍頭，台積電居首，其 CoWoS 與 SoIC 產能在 2023 年底達每月 12,000 片（12 英寸等效），並計劃 2025 年擴至 20,000 片以上；三星電子憑藉 I‑Cube 平台與自家 Exynos 及 HBM 實現垂直整合，緊隨其後。第二陣營為封測代工廠（OSAT），日月光憑藉 ViPak 技術佔據近 30% 的 2.5D/3D 封裝 OSAT 市場份額，安靠與矽品亦積極布建產能。第三陣營為國內封測力量，長電科技 XDFOI 平台已實現 4 層 TSV 堆疊儲存器量產；通富微電為 AMD 提供 3D Chiplet 封裝服務；華天科技建成 12 英寸 TSV 產線。但據 ChipInsights 2024 中國先進封裝產業白皮書 資料，中國大陸在全球 TSV 晶圓總產能中佔比不足 8%。第四陣營為上游裝置與材料寡頭，東京電子、應用材料、科林研發半導體、EV Group 等掌控著刻蝕、電鍍、鍵合等核心裝置；Uyemura、MacDermid Alpha、Brewer Science 則把持關鍵化學品。這四股力量的競合，推動著技術與成本不斷成熟。
9. 市場規模與成本經濟性拆解
TSV 市場的規模由出貨量與高價值工藝共同驅動。據 Yole Intelligence 2023 年報告，全球 3D 堆疊封裝（含 HBM 與 3D SoC）市場規模為 87 億美元，預計 2028 年將達 176 億美元，CAGR 為 15.1%。然而，成本是其規模化推廣的核心制約。以一片 12 英寸 Via‑Middle TSV 晶圓（含約 10 萬個 TSV）為例，其總加工成本約 1200‑1500 美元（TechInsights 2023 Die-Level Costing）。成本構成中，DRIE 刻蝕與銅電鍍佔總成本 45%，CMP 佔 15%，臨時鍵合與解鍵合約 20%，剩餘為測試與損耗。摺合到單顆 HBM 堆疊 die（含 10,000 個 TSV），TSV 關聯成本約 1.5‑2.0 美元。當 TSV 節距從 35 μm 縮至 20 μm，密度提升 3 倍，但電鍍均勻性難題導致良率風險增加，單位成本可能不降反升。行業正探索面板級封裝和更薄晶圓（<50 μm）來攤薄成本，未來需依靠全自動無模板電鍍與線上計量等智慧製造技術，將單孔成本降至 0.001 美分以下，以支撐萬億電晶體晶片的整合。
10. 核心玩家對比：台積電、三星與 SK 海力士
在 TSV 實現路徑上，台積電、三星與 SK 海力士三巨頭策略各異。台積電定位為“系統整合平台提供商”，路徑最廣。其 CoWoS-S 採用 Via‑Last TSV 中介層連線邏輯與 HBM，中介層面積可達 3 倍光罩尺寸；SoIC 則通過 Via‑Last TSV 實現邏輯對邏輯的無凸塊混合鍵合，專注於超高密度互聯。其核心競爭力在於前道工藝經驗與 EDA 生態（3Dblox）的協同。三星電子利用“IDM 垂直整合”優勢，其 I‑Cube 方案與 CoWoS 類似，但能深度融合自家 Exynos 處理器與 HBM 記憶體，實現內部一站式製造，通過自有產品快速驗證和迭代工藝。SK 海力士則是“HBM 儲存器領域的絕對領導者”，其核心競爭力根植於 DRAM Via‑Middle 工藝和 TC-NCF 鍵合技術的持續領先，是 HBM3E 的主力供應商，其 TSV 技術深度聚焦於如何滿足最高層數、最大容量與散熱要求的儲存堆疊。三巨頭的競爭已不侷限於單一技術，而是各自生態系統的對抗。
11. 風險與不確定性分析
TSV 產業化程序面臨多維度風險。技術整合風險首當其衝，熱機械應力失效問題是長期懸而未決的難題，隨著通孔密度激增，KOZ 區域侵蝕有源器件面積，導致晶片整體效能增益遞減；混合鍵合技術雖前景可期，但其對奈米級表面平整度與清潔度的苛刻要求在量產中保持高良率挑戰巨大。成本風險在於，當 TSV 節距微縮時，複雜的電鍍與量測工藝使裝置投資與製造成本呈指數級上升，若下游對算力晶片價格敏感度提升，可能推遲其普及速度。地緣政治與供應鏈風險不容忽視，TSV 核心裝置與材料由美、日、歐極少數企業壟斷，是半導體技術“卡脖子”的重災區，任何出口管制或供應中斷都將對國內先進封裝產能建設造成劇烈衝擊。標準化風險方面，目前 TSV 設計規則、熱模型與測試介面仍由台積電等龍頭各自定義，標準化程序滯後增加了多供應商協同和異構整合的複雜性。
12. 常見誤讀與事實糾偏
業界對 TSV 的討論常伴有三個主要誤讀。誤讀一：TSV 是一種全新的先進製造技術。 事實是，TSV 的前身（穿孔矽通孔）概念可追溯至上世紀末，其關鍵工藝模組如 DRIE、ECD、CMP 均移植自成熟的 MEMS 和後段半導體制造，其偉大之處在於系統級整合創新而非單點技術的顛覆。誤讀二：TSV 堆疊層數越多，效能越好。 這是片面的。層數增加不僅帶來更高的熱積累和供電（IR-drop）挑戰，更會使良率呈乘數效應下降（若單層良率 99%，8 層堆疊良率即降至 92.3%）。最優層數是頻寬、功耗、散熱和成本的函式，而非單純的“越高越好”。誤讀三：玻璃中介層將很快全面取代矽中介層。 儘管玻璃在高頻電學特性（低損耗）和尺寸穩定性上有優勢，但其通孔金屬化、與金屬互連線的附著力、CTE 匹配及規模化生產能力尚不成熟，短期內仍是矽中介層的補充而非替代者，尤其是在超大尺寸、高可靠性應用場景中。
13. 最新事件與產業動態（2023-2024 年）
2023 至 2024 年，TSV 產業進入由 AI 驅動的急速擴張期，標誌性事件層出不窮。產能擴張：台積電於 2023 年 7 月宣佈將斥資 900 億新臺幣在竹南新建先進封裝廠，專用以擴張 CoWoS 產能；2024 年進一步確認與日月光、長電科技合作釋放部分 CoWoS 產能，以應對 Nvidia 等客戶的急切需求。產品里程碑：SK 海力士於 2023 年 8 月宣佈成功開發出 12 層堆疊的 HBM3E，並在 2024 年初開始向 Nvidia 供貨；三星則公佈了 12 層 HBM3E 的驗證進展，並規劃 2025 年量產。技術突破：英特爾在 IEDM 2023 上展示了基於混合鍵合的 3D CMOS 反相器，互連間距縮至 3 μm，被視為邏輯 3D 整合的重大進展。國內進展：長電科技在 2023 年公開表示其 XDFOI 平台已為國際客戶提供 4 層 Logic-on-Memory 封裝，標誌著國內在 TSV 堆疊領域進入高技術門檻的多晶片異構整合階段（綜合 CINNO Research 2024 及各公司公開揭露）。
14. 核心追蹤指標體系
追蹤 TSV 技術產業化程序，需關注四組量化指標。需求端指標：HBM 季度出貨位元量（Yole、TrendForce 資料，反映儲存端需求）；主要 AI 晶片（Nvidia B200, AMD MI300X）的 HBM 堆疊層數與渠道交期，直接反映技術先進性與供需緊張度。供給端指標：台積電 CoWoS 月產能稼動率與擴產進度，這是行業景氣度的第一風向標；SK 海力士與三星 HBM 晶圓投入量。技術成熟度指標：頭部玩家宣佈的 TSV/混合鍵合最小節距的 roadmap 和實測良率；JEDEC 釋出的最新 HBM 標準中的引腳速率與頻寬。成本衡量指標：TechInsights 對典型 3D 封裝晶片的拆解成本報告；主要裝置商（如東京電子）銅電鍍裝置的單腔吞吐量（WPH，wafer per hour）提升幅度，這是成本下降的微觀驅動力。持續追蹤這些指標，有助於穿透行業噪音，把握真實的技術與市場脈搏。
15. 信源索引
以下為不涉及具體薦股的公開、專業信源，供交叉驗證與深度研究之用。
- Yole Intelligence: Status of the Advanced Packaging Industry 2023, Memory Packaging Report 2024. (市場資料、份額、預測的核心信源)
- IEEE 學術會議論文集: IEDM 2022/2023, IRPS 2023, ISSCC 2023, VLSI Symposium 2023. (技術原理、突破性成果的信源)
- SEMI / TECHCET: MSIG 報告(2023), Critical Materials Reports(2023). (材料市場、供應鏈資料信源)
- 商業分析機構: TechInsights Die-Level Costing Report 2023 (成本信源), ChipInsights 中國先進封裝產業白皮書 2024 (國內競爭格局信源), CINNO Research 2024 (裝置國產化信源), TSR CIS Report 2023 (CIS 應用信源).
- SIA: 2024 Supply Chain Survey. (供應鏈調查信源)