钨塞（Tungsten Plug）
3 秒看懂
一句话： 钨塞是半导体制造中用化学气相沉积（CVD）将钨金属填充到接触孔（Contact）和局部互连某些通孔（Via）中的工艺结构，起”垂直导线”作用——把晶体管与第一层金属或特定局部互连层连接起来。它之所以选钨，是因为钨熔点极高、抗电迁移强、CVD 填充小孔的能力出色。但在先进节点（≤7nm）因电阻率在纳米尺度急剧升高，正面临钴（Co）和钌（Ru）的替代压力。
3 分钟产业解释
为什么芯片里需要”塞子”？
芯片制造是逐层叠加的：晶体管在硅片上做出来之后，需要在上面堆叠 10～15 层金属互连线，把数以亿计的晶体管串成电路。晶体管与第一层金属之间的垂直连接通道叫做 Contact（接触孔）；层与层之间大部分金属互联的垂直连接通道叫做 Via（通孔），这些 Via 自铜互连技术普及后普遍采用双大马士革铜工艺（电镀铜填充），无需钨塞。只有接触孔以及局部互连中某些特定的小尺寸 Via，因为这些孔的直径极小（先进节点可到 20nm 量级），深宽比（AR）可超过 10:1，普通的物理气相沉积（PVD/溅射）金属”贴”不进去——会在孔口”架桥”、底部留空洞。于是业界发明了CVD 填钨工艺：用气态前驱体 WF₆ 在孔内原位反应生成固态钨，像浇注一样把孔塞满，再用 CMP（化学机械抛光）磨平表面——得到一颗颗钨塞。
钨的核心优势
| 属性 | 对钨塞的意义 |
|---|---|
| 熔点 ~3422°C（所有金属中最高） | 后续高温工艺不熔化、不变形 |
| 电阻率 ~5.6 μΩ·cm（体态值） | 虽比铜高约 3 倍，但对接触孔/局部Via的短距离可接受 |
| 抗电迁移能力强 | 高电流密度下不易断线，可靠性好 |
| CVD 可实现优异的台阶覆盖 | 能填满高深宽比的小孔，这是一开始选钨的首要原因 |
| 与氟化物化学相容 | WF₆ 前驱体产业成熟、供应链稳固 |
产业位置一句话
钨塞属于**后道互连工艺（Back-End-Of-Line, BEOL）**中的关键金属填充步骤，涉及沉积设备（CVD/ALD）、前驱体气体（WF₆）、Ti/TiN 阻挡层材料、钨 CMP 浆料等多个子赛道。
15 分钟专家深入
1. 工艺全景：一颗钨塞的诞生
一颗典型钨塞的形成至少经历以下主要步骤（以 Contact 为例，局部互连的某些 Via 流程类似，大部分层间 Via 采用铜双大马士革工艺）：
步骤 工艺内容 目的
─────────────────────────────────────────────────────
① 刻蚀 干法刻蚀开出接触孔 形成通路
② 阻挡层 PVD Ti（~几 nm） 降低接触电阻 + 附着力
CVD/PVD TiN（~几 nm） 阻挡 W 与 Si 反应 & F 扩散
③ 钨成核 ALD 或脉冲 CVD，沉积极薄 W 核 在孔壁/底部提供均匀晶核
(~1-3 nm)
④ 钨体填充 CVD bulk W（WF₆ + H₂） 把孔填满
⑤ CMP 化学机械抛光，去除多余 W 只留孔内钨塞，表面平坦化
关键约束： 随着孔径缩小，阻挡层+成核层的总厚度已占孔径的相当比例，留给体填充钨的空间越来越少，电阻急剧上升。这是钨塞面临的核心技术瓶颈。
2. WF₆ CVD 化学反应
钨 CVD 填充使用六氟化钨（WF₆） 作为前驱体气体，主要有两种还原路径：
氢还原法（Bulk Fill 主用）：
WF₆(g) + 3H₂(g) → W(s) + 6HF(g)
硅烷还原法（Nucleation 阶段常用）：
2WF₆(g) + 3SiH₄(g) → 2W(s) + 3SiF₄(g) + 6H₂(g)
- 氢还原：速率较慢但膜质好、晶粒大、电阻率低，适合厚膜体填充。典型沉积温度区间约 300～450°C [文献通用值，实际节点间有差异]。
- 硅烷还原：在较低温度下即可快速成核，覆盖性好，但膜内应力和杂质含量较高，一般仅用于成核层。
3. 阻挡层（Liner）的结构与意义
┌─────────────────── 上层金属 ───────────────────┐
│ │
│ ┌── CMP 平面 ──┐ │
│ │ │ │
│ │ 钨 (W) │ ← 体填充 │
│ │ │ │
│ │ │ │
│ │ 钨成核层 │ ← ~1-3nm │
│ │ │ │
│ │ TiN 阻挡层 │ ← 阻挡 F 和 W 扩散 │
│ │ │ │
│ │ Ti 附着层 │ ← 降低接触电阻 │
│ │ │ │
└───┴───────────────┴─────────────────────────────┘
│
n+ / p+ 源/漏区（Si）
- Ti 层：与硅反应形成 TiSix 硅化物，降低硅-金属界面接触电阻。
- TiN 层：防止 WF₆ 中的氟（F）侵蚀下方硅，同时阻止钨向硅中扩散。
- 在先进节点中，阻挡层总厚度已压缩到个位纳米，进一步面临保形性（step coverage）挑战——这推动了 ALD（原子层沉积）替代传统 CVD 制备阻挡层的趋势。
技术原理（最深一层）
为什么不能直接用铜填孔？
虽然铜的电阻率（~1.7 μΩ·cm）远低于钨，但对于接触孔有两个致命问题：
- CVD 铜化学不成熟：铜缺乏像 WF₆ 这样成熟的、能在高深宽比孔内实现良好填充的 CVD 前驱体。铜互连主要靠电镀（ECP），电镀需要连续的种子层和导电基底，在亚 20nm 的接触孔中难以实现均匀沉积。
- 铜扩散到硅中会形成深能级缺陷，严重损害晶体管性能——铜需要厚且致密的阻挡层（TaN/Ta），进一步挤占孔内空间。
- 铜的抗电迁移性弱于钨，在小截面、高电流密度的接触孔中可靠性不足。
因此，铜用于大截面的水平互连线及大部分通孔（Via）的双大马士革工艺，钨主要用于接触孔和局部互连的特定 Via——这是业界延续多年的”铜+钨”分工格局。
纳米尺度电阻率急剧升高的物理根源
体态钨电阻率 ~5.6 μΩ·cm，但在 20nm 以下线宽/孔径时，实测电阻率可升至体态的 2～5 倍甚至更高 [文献定性结论，具体倍数因工艺和测量方法而异]。主要物理机制：
- 表面散射（Surface Scattering）：电子平均自由程（W 约 10～20nm [文献估计值]）与孔径可比，电子在孔壁表面频繁散射，增加电阻。
- 晶界散射（Grain Boundary Scattering）：纳米尺度钨晶粒尺寸受限，更多晶界 = 更多散射。
- 阻挡层占比升高：Ti/TiN 的电阻率远高于 W，它们占据孔截面的固定比例后，有效导电截面急剧缩小。
- Fuchs-Sondheimer / Mayadas-Shatzkes 模型：业界用这两个经典模型分别描述表面散射和晶界散射对薄膜电阻率的修正，当膜厚/线宽 < 10×电子平均自由程时，修正效应显著。
这是钨塞在先进节点被考虑替换的根本物理原因——不是钨变差了，是孔太小了。
高深宽比填充的关键挑战
| 挑战 | 具体表现 |
|---|---|
| 孔口”封口”（Overhang / Seam） | 成核层在孔口优先沉积，孔口先于孔底闭合，内部留空洞 |
| 阻挡层保形性不足 | CVD TiN 在孔底覆盖薄、孔口厚，底部阻挡失效 |
| 残余应力 | 钨膜内应力导致孔周围薄膜开裂或剥离 |
| CMP 后缺陷 | 钨碟化（dishing）、侵蚀（erosion）、残留颗粒 |
先进工艺对策：
- ALD 阻挡层（ALD TiN）取代 CVD/PVD，实现亚纳米级保形性。
- 脉冲 CVD / ALD 钨成核，控制每个脉冲仅沉积亚单层，确保孔底先成核。
- 多步 CVD：先低 WF₆ 分压慢速填充，再高分压快速体填充。
技术演进史
| 时代（节点） | 关键变化 |
|---|---|
| 1980s 末～1990s 初（≥0.5μm） | 钨塞取代铝填充方案，CVD W + PVD Ti/TiN 标准工艺确立 |
| 1990s 中（0.35～0.25μm） | WF₆ + SiH₄ 成核 + WF₆ + H₂ 体填充的两步法成为业界标准 |
| 2000s（0.18μm～65nm） | 铜互连（Damascene）引入，水平线和大部分 Via 改用铜，Contact 和局部互连 Via 仍用钨塞；CMP 工艺成熟 |
| 2010s 初（45nm～28nm） | 阻挡层从 PVD TiN 逐步向 CVD/ALD TiN 过渡；Contact 深宽比上升到 8:1 以上 |
| 2010s 中（14nm～10nm） | FinFET 引入，Contact 孔深宽比进一步增大；钨电阻率开始成为性能瓶颈 [定性判断] |
| 2018 前后（7nm） | 部分领先代工厂开始在 Contact 层尝试 钴（Co） 填充 [行业报道]；钨在上层局部互连 Via 中仍广泛使用 |
| 2020s（5nm～3nm） | Contact 层进一步探索 Co、Ru、Mo 等低电阻率金属；钨塞在非临界 Via 和局部互连层仍是主流方案 |
| 未来展望（2nm 及以下） | GAA/nanosheet 架构对 Contact 电阻更敏感；Ru、Mo、二元合金 等方案加速研发；钨塞可能退守至上层大孔 Via |
核心趋势： 钨塞不是”被淘汰”，而是在最关键的底层 Contact 位置逐步让位给低电阻率金属，但在大量中上层局部互连 Via 中仍将长期存在。
技术路线对比
垂直连接金属候选方案对比（量化表）
| 属性 | 钨（W） | 钴（Co） | 钌（Ru） | 钼（Mo） | 铜（Cu） |
|---|---|---|---|---|---|
| 体态电阻率（μΩ·cm） | ~5.6 | ~6.2 | ~7.1 | ~5.3 | ~1.7 |
| 电子平均自由程（nm） | ~10-20 [文献估计] | ~12 [文献估计] | ~6 [文献估计] | 数据有限 | ~39 |
| 纳米尺度电阻率优势 | 较差（自由程长→散射大） | 中等 | 较好（自由程短→尺寸效应弱） | 理论潜力好 | 差（自由程最长） |
| CVD/ALD 化学成熟度 | 最成熟（WF₆） | 较成熟 | 发展中 | 早期 | 不成熟 |
| 对 Si 扩散 | 低（有 TiN 阻挡） | 中等 | 低 | 低 | 高（需厚阻挡） |
| 抗电迁移 | 强 | 中等 | 强 | 中等 | 弱 |
| 工艺集成难度 | 最低 | 中等 | 较高 | 高 | 高（需 ECP） |
| 成本 | 最低 | 中 | 高 | 高 | 低（材料贵/工艺复杂） |
| 适用位置 | Contact / 局部互连 Via | Contact（7nm+） | 研发阶段 | 研发阶段 | 水平互连与大部分 Via |
关键洞察： 钌的体态电阻率虽高于钨，但因电子平均自由程更短，在纳米尺度下”尺寸效应恶化”更小，使得其在极小孔径（<15nm CD）下的有效电阻率可能反超钨。这是业界关注 Ru 的核心物理逻辑 [定性推断，具体交叉点尺寸取决于工艺条件]。
上下游
上游：材料与设备
┌─────────────────────────────────────────────────────┐
│ 上 游 供 应 链 │
├───────────┬─────────────────────────────────────────┤
│ 前驱体气体 │ WF₆（六氟化钨） │
│ │ 主要供应商：Air Liquide, Entegris, │
│ │ SK Materials（定性判断） │
├───────────┼─────────────────────────────────────────┤
│ 阻挡层材料 │ Ti 靶材, TiN 前驱体（TiCl₄ / TDMAT 等） │
│ │ 靶材供应商：JX金属, 住友, Materion 等 │
├───────────┼─────────────────────────────────────────┤
│ CMP 浆料 │ 钨 CMP slurry（氧化铝/氧化硅基） │
│ │ 供应商：CMC Materials（Entegris）, │
│ │ Fujimi, 三星SDI 等 │
├───────────┼─────────────────────────────────────────┤
│ 沉积设备 │ CVD W 设备：Applied Materials, │
│ │ Lam Research, Tokyo Electron │
│ │ ALD 设备（阻挡层/成核层）：同上 + ASM │
├───────────┼─────────────────────────────────────────┤
│ CMP 设备 │ Applied Materials, Ebara │
└───────────┴─────────────────────────────────────────┘
中游：晶圆制造
- 所有先进逻辑代工厂（TSMC、Samsung、Intel 等）以及主要存储厂（DRAM/NAND 的接触/通孔层）都是钨塞工艺的使用者。
- 钨塞工艺属于每个代工厂的核心工艺配方（Process-of-Record），是竞争差异化的一部分。
下游：终端应用
- 钨塞的下游本质上就是所有先进半导体：逻辑芯片（手机 SoC、CPU、GPU）、存储芯片（DRAM、NAND）、模拟/功率芯片等。
- 一颗典型先进 SoC 可能包含数十亿颗钨塞（或类似金属填充结构）。
关键指标
| 指标 | 说明 | 先进节点趋势 |
|---|---|---|
| Contact/局部Via 孔径（CD） | 决定电阻和填充难度 | 从 ~100nm 逐步缩小到 ~20nm 量级 [估算，节点间差异大] |
| 深宽比（Aspect Ratio, AR） | 深度/直径 | 从 5:1 升至 >10:1 [估算] |
| 钨塞电阻（Rp） | 单个接触孔/局部Via的电阻 | 随 CD 缩小而急剧上升，已成为关键性能参数 |
| 接触电阻（Rc） | 金属-硅界面电阻 | 受硅化物和阻挡层工艺影响 |
| 钨膜电阻率 | 有效电阻率（含尺寸效应） | 先进节点远高于体态值 |
| 填充缺陷率 | 空洞（void）、缝隙（seam）发生率 | 深宽比越大越难控制 |
| CMP 碟化量（Dishing） | 抛光后钨塞中心凹陷 | 需控制在 nm 级以内 |
| 阻挡层覆盖率（Step Coverage） | 孔底与孔口厚度比 | ALD 目标 >95% |
供需与市场数据
市场规模估算
钨塞本身不是一个独立的”产品市场”，而是嵌入在更广泛的半导体材料与设备市场中。相关子市场的规模可以作如下粗略估算 [行业报告综合估算，数字仅供量级参考]：
| 子市场 | 说明 | 量级感知 |
|---|---|---|
| WF₆ 前驱体 | 全球半导体用 WF₆ 市场 | 数亿美元量级 [估算] |
| 钨 CMP slurry | 全球钨 CMP 浆料 | 十亿美元量级 [估算] |
| CVD/ALD 沉积设备（含 W 相关） | 但设备不仅用于 W | 互连沉积设备整体数百亿美元 [估算] |
供需格局
- WF₆ 供应高度集中，全球主要生产商为少数几家特种气体公司。供应链安全是晶圆厂的关注点之一。
- 钨 CMP slurry 市场由 Entegris（收购 CMC Materials）和 Fujimi 主导，双寡头格局明显 [行业共识]。
- 设备端：Applied Materials 在 CVD W 设备市场占据主导份额 [行业共识]，Lam 和 TEL 有份额但较少披露具体数据。
先进节点的结构性变化
- 随着部分 Contact 层转向 Co/Ru，钨的用量增速可能低于晶圆产能增速，但绝对量仍在增长（因为局部互联 Via 层数增加、总 Contact 数随晶体管密度上升而增多）。
- WF₆ 前驱体需求长期看仍稳健，但增长率可能放缓 [定性判断]。
代表公司与资本映射
| 环节 | 代表公司 | 上市代码/备注 |
|---|---|---|
| 沉积设备 | Applied Materials | AMAT（NASDAQ）—— CVD W 设备龙头 |
| Lam Research | LRCX（NASDAQ） | |
| Tokyo Electron | 8035（TSE） | |
| ASM International | ASM（AMS）—— ALD 设备 | |
| 前驱体材料 | Air Liquide | AI（Euronext） |
| Entegris | ENTG（NASDAQ）—— 同时覆盖前驱体和 CMP | |
| SK Materials | 036490（KRX） | |
| CMP 浆料 | Entegris（原 CMC Materials） | ENTG |
| Fujimi | 5314（TSE） | |
| 靶材/阻挡层材料 | JX金属 | 5016（TSE） |
| Materion | MTRN（NYSE） | |
| 代工厂（工艺使用者） | TSMC | TSM / 2330（TWSE） |
| Samsung Foundry | 005930（KRX） | |
| Intel Foundry | INTC（NASDAQ） |
投资映射逻辑： 钨塞工艺的核心受益标的是上游设备和材料公司——特别是 AMAT（设备）和 ENTG（材料）。代工厂端是工艺使用者而非直接受益者，但先进钨塞工艺能力的强弱间接影响代工竞争力。
投资逻辑
看多逻辑
- 先进节点 Contact 密度持续上升：随着晶体管密度倍增，每颗芯片的 Contact（接触孔）数量在增加，钨塞工艺的使用量在绝对值上仍在增长，局部互连 Via 也有增量。
- ALD 化推动设备 ASP 提升：阻挡层从 PVD/CVD 转向 ALD，单位晶圆的设备消耗价值量上升，利好设备厂商。
- 材料纯度要求提高：先进节点对 WF₆ 纯度、CMP slurry 一致性要求更严苛，推动材料单价上升和集中度提高。
- 中国半导体产能建设：中国大陆正大规模扩产成熟制程（28nm 及以上），这些节点大量使用钨塞工艺，对中国相关设备和材料需求构成增量。
看空/风险逻辑
- 钴/钌替代风险：如果先进节点（≤5nm）大面积转向 Co 或 Ru Contact，钨塞相关材料和工艺设备的需求增速将受限。
- 摩尔定律放缓：如果先进制程推进速度减慢，Contact 密度增长放缓。
- 新材料颠覆：理论上存在更激进方案（如全铜互连 via 新型衬垫材料、石墨烯互连等），但短期概率低。
- 地缘政治：设备出口管制可能影响中国大陆先进钨塞工艺的落地节奏。
核心判断
钨塞不是”夕阳技术”，而是一种成熟的、仍有生命力但在关键应用点面临渐进替代的工艺。投资上关注点应放在：① 替代技术的实际渗透节奏；② 中国成熟制程扩产的材料/设备需求弹性。
常见误读纠偏
误读 1：“钨塞正在被淘汰 / 很快会消失”
纠偏： 钨塞主要应用于 Contact（接触孔） 和局部互连的某些 Via，而中上层层间通孔（Via）自铜互连引入以来就普遍采用铜双大马士革工艺填充，不用钨塞。因此，钨塞的替代压力集中在 Contact 层，而非所有垂直连接。即使最先进节点，一颗芯片仍有数十亿颗钨塞（主要在 Contact 层）。替代是局部的、渐进的，而非全面的。钴目前主要替换的是 Contact 层中对 Rc 最敏感的部分。
误读 2：“钴的电阻率比钨高（体态~6.2 vs ~5.6 μΩ·cm），所以钴不可能替代钨”
纠偏： 体态电阻率不是唯一判据。在纳米尺度，电子平均自由程决定了尺寸效应的严重程度。钴的电子平均自由程（~12nm）与钨相近，但钴的 CVD 化学（如使用 Co(CO)₃(NO) 等前驱体）在某些集成方案中可以实现更薄甚至无阻挡层，有效导电截面利用率更高。此外，Co 与 CoSi₂ 硅化物的接触电阻可以更低。综合来看，Co 在特定结构下可以提供更低的总 Contact 电阻。
误读 3：“铜互连线工艺成熟了，为什么不用铜填通孔？”
纠偏： 铜大马士革电镀工艺已经成熟用于大部分层间通孔（Via），钨塞主要用于接触孔（Contact）。关键区别在于：Contact 直接连接硅衬底，铜扩散至硅会造成致命缺陷，因此需要厚阻挡层，但接触孔极小，阻挡层和种子层挤占了大部分空间，铜电镀填充困难；而 Via 连接的是上下层金属线，铜双大马士革工艺可以实现无缝填充且无需面对硅污染问题。因此铜用于水平互连和大部分 Via，钨用于 Contact 和局部互连的 Via。
误读 4：“WF₆ 很危险、很稀缺，是供应链脆弱点”
纠偏： WF₆ 虽然有毒且有腐蚀性，但它是化工行业中已有数十年生产和运输经验的成熟产品。全球供应相对集中但产能充足，短期内不存在类似氖气/氪气（稀有气体）那样的供应瓶颈。长期的供应链风险更多来自地缘政治导致的物流中断，而非产能不足。
学习路径
入门（0-2 小时）
- 阅读本页”3 秒看懂”和”3 分钟产业解释”。
- 搜索”semiconductor via tungsten plug process flow”看几张工艺流程示意图。
- 观看 YouTube 上关于半导体互连（interconnect）的科普视频（推荐 Asianometry 频道相关内容）。
进阶（1-3 天）
- 阅读经典教科书 S. Wolf, “Silicon Processing for the VLSI Era” 中关于 CVD 金属和接触工艺的章节。
- 了解 CMP 工艺基础——推荐阅读 CMP 供应商（如 Entegris/CMC Materials）的技术白皮书。
- 研读 Applied Materials 的 Investor Day 材料中关于 “Interconnect / Metallization” 的章节——设备商的技术介绍通常比学术论文更贴近产业现状。
专家级（1-4 周）
- IEDM / VLSI Symposium 近年论文中搜索 “cobalt contact”、“ruthenium via”、“low-resistivity metal”，理解替代技术的最新进展。
- 重点关注 2019-2023 年间 TSMC / Samsung / Intel 发表的互连技术论文，比较各家在 Contact/Via 金属选择上的路线差异。
- 阅读 S. Natarajan et al. 等关于 Intel 10nm/7nm 互连技术的 IEDM 论文，学习实际产品中钨塞和钴塞的集成方案。
- 理解 Fuchs-Sondheimer / Mayadas-Shatzkes 电阻率修正模型的物理图像。
一句话总结
钨塞是半导体互连工艺中连接晶体管与第一层金属及局部互连层的”垂直导线”，凭借 CVD 高深宽比填充能力和优异的可靠性统治了数十年，但在 7nm 以下先进节点因纳米尺度电阻率恶化而在关键 Contact 层面临钴/钌的渐进替代——它不是在消亡，而是在”退守”。
延伸阅读与来源
推荐文献
- S. Wolf, “Silicon Processing for the VLSI Era, Vol. 2: Process Integration” —— 经典教材，含 CVD W 工艺基础。
- IEDM (International Electron Devices Meeting) 历年论文 —— 搜索关键词 “tungsten plug”, “cobalt contact”, “via resistance”。
- VLSI Technology Symposium 论文 —— 先进节点互连技术的最新进展。
- Applied Materials, “Interconnect Technology” Investor Presentation —— 设备商视角的互连技术演进。
- IMEC 互连技术路线图 —— 产业联盟视角的长期技术方向。
数据来源标注说明
- 本页中具体数字（如电阻率、熔点等物理常数）来自通用物理化学手册，属于公开知识。
- 设备/材料市场份额描述为行业共识/定性判断，未标注具体数字，因各公司披露口径不一。
- “7nm 开始尝试钴”等行业节点归属基于 公开行业报道和论文，非精确量产时间点。
- 市场规模数据为量级估算，标注 [估算]，不代表精确值。
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