鎢塞（Tungsten Plug）
3 秒看懂
一句話： 鎢塞是半導體制造中用化學氣相沉積（CVD）將鎢金屬填充到接觸孔（Contact）和區域性互連某些通孔（Via）中的工藝結構，起”垂直導線”作用——把電晶體與第一層金屬或特定區域性互連層連線起來。它之所以選鎢，是因為鎢熔點極高、抗電遷移強、CVD 填充小孔的能力出色。但在先進節點（≤7nm）因電阻率在奈米尺度急劇升高，正面臨鈷（Co）和釕（Ru）的替代壓力。
3 分鐘產業解釋
為什麼晶片裡需要”塞子”？
晶片製造是逐層疊加的：電晶體在矽片上做出來之後，需要在上面堆疊 10～15 層金屬互連線，把數以億計的電晶體串成電路。電晶體與第一層金屬之間的垂直連線通道叫做 Contact（接觸孔）；層與層之間大部分金屬互聯的垂直連線通道叫做 Via（通孔），這些 Via 自銅互連技術普及後普遍採用雙大馬士革銅工藝（電鍍銅填充），無需鎢塞。只有接觸孔以及區域性互連中某些特定的小尺寸 Via，因為這些孔的直徑極小（先進節點可到 20nm 量級），深寬比（AR）可超過 10:1，普通的物理氣相沉積（PVD/濺射）金屬”貼”不進去——會在孔口”架橋”、底部留空洞。於是業界發明了CVD 填鎢工藝：用氣態前驅體 WF₆ 在孔內原位反應生成固態鎢，像澆注一樣把孔塞滿，再用 CMP（化學機械拋光）磨平表面——得到一顆顆鎢塞。
鎢的核心優勢
| 屬性 | 對鎢塞的意義 |
|---|---|
| 熔點 ~3422°C（所有金屬中最高） | 後續高溫工藝不熔化、不變形 |
| 電阻率 ~5.6 μΩ·cm（體態值） | 雖比銅高約 3 倍，但對接觸孔/區域性Via的短距離可接受 |
| 抗電遷移能力強 | 高電流密度下不易斷線，可靠性好 |
| CVD 可實現優異的臺階覆蓋 | 能填滿高深寬比的小孔，這是一開始選鎢的首要原因 |
| 與氟化物化學相容 | WF₆ 前驅體產業成熟、供應鏈穩固 |
產業位置一句話
鎢塞屬於**後道互連工藝（Back-End-Of-Line, BEOL）**中的關鍵金屬填充步驟，涉及沉積裝置（CVD/ALD）、前驅體氣體（WF₆）、Ti/TiN 阻擋層材料、鎢 CMP 漿料等多個子賽道。
15 分鐘專家深入
1. 工藝全景：一顆鎢塞的誕生
一顆典型鎢塞的形成至少經歷以下主要步驟（以 Contact 為例，區域性互連的某些 Via 流程類似，大部分層間 Via 採用銅雙大馬士革工藝）：
步驟 工藝內容 目的
─────────────────────────────────────────────────────
① 刻蝕 幹法刻蝕開出接觸孔 形成通路
② 阻擋層 PVD Ti（~幾 nm） 降低接觸電阻 + 附著力
CVD/PVD TiN（~幾 nm） 阻擋 W 與 Si 反應 & F 擴散
③ 鎢成核 ALD 或脈衝 CVD，沉積極薄 W 核 在孔壁/底部提供均勻晶核
(~1-3 nm)
④ 鎢體填充 CVD bulk W（WF₆ + H₂） 把孔填滿
⑤ CMP 化學機械拋光，去除多餘 W 只留孔內鎢塞，表面平坦化關鍵約束： 隨著孔徑縮小，阻擋層+成核層的總厚度已佔孔徑的相當比例，留給體填充鎢的空間越來越少，電阻急劇上升。這是鎢塞面臨的核心技術瓶頸。
2. WF₆ CVD 化學反應
鎢 CVD 填充使用六氟化鎢（WF₆） 作為前驅體氣體，主要有兩種還原路徑：
氫還原法（Bulk Fill 主用）：
WF₆(g) + 3H₂(g) → W(s) + 6HF(g)
矽烷還原法（Nucleation 階段常用）：
2WF₆(g) + 3SiH₄(g) → 2W(s) + 3SiF₄(g) + 6H₂(g)- 氫還原：速率較慢但膜質好、晶粒大、電阻率低，適合厚膜體填充。典型沉積溫度區間約 300～450°C [文獻通用值，實際節點間有差異]。
- 矽烷還原：在較低溫度下即可快速成核，覆蓋性好，但膜內應力和雜質含量較高，一般僅用於成核層。
3. 阻擋層（Liner）的結構與意義
┌─────────────────── 上層金屬 ───────────────────┐
│ │
│ ┌── CMP 平面 ──┐ │
│ │ │ │
│ │ 鎢 (W) │ ← 體填充 │
│ │ │ │
│ │ │ │
│ │ 鎢成核層 │ ← ~1-3nm │
│ │ │ │
│ │ TiN 阻擋層 │ ← 阻擋 F 和 W 擴散 │
│ │ │ │
│ │ Ti 附著層 │ ← 降低接觸電阻 │
│ │ │ │
└───┴───────────────┴─────────────────────────────┘
│
n+ / p+ 源/漏區（Si）- Ti 層：與矽反應形成 TiSix 矽化物，降低矽-金屬介面接觸電阻。
- TiN 層：防止 WF₆ 中的氟（F）侵蝕下方矽，同時阻止鎢向矽中擴散。
- 在先進節點中，阻擋層總厚度已壓縮到個位奈米，進一步面臨保形性（step coverage）挑戰——這推動了 ALD（原子層沉積）替代傳統 CVD 製備阻擋層的趨勢。
技術原理（最深一層）
為什麼不能直接用銅填孔？
雖然銅的電阻率（~1.7 μΩ·cm）遠低於鎢，但對於接觸孔有兩個致命問題：
- CVD 銅化學不成熟：銅缺乏像 WF₆ 這樣成熟的、能在高深寬比孔內實現良好填充的 CVD 前驅體。銅互連主要靠電鍍（ECP），電鍍需要連續的種子層和導電基底，在亞 20nm 的接觸孔中難以實現均勻沉積。
- 銅擴散到矽中會形成深能級缺陷，嚴重損害電晶體效能——銅需要厚且緻密的阻擋層（TaN/Ta），進一步擠佔孔內空間。
- 銅的抗電遷移性弱於鎢，在小截面、高電流密度的接觸孔中可靠性不足。
因此，銅用於大截面的水平互連線及大部分通孔（Via）的雙大馬士革工藝，鎢主要用於接觸孔和區域性互連的特定 Via——這是業界延續多年的”銅+鎢”分工格局。
奈米尺度電阻率急劇升高的物理根源
體態鎢電阻率 ~5.6 μΩ·cm，但在 20nm 以下線寬/孔徑時，實測電阻率可升至體態的 2～5 倍甚至更高 [文獻定性結論，具體倍數因工藝和測量方法而異]。主要物理機制：
- 表面散射（Surface Scattering）：電子平均自由程（W 約 10～20nm [文獻估計值]）與孔徑可比，電子在孔壁表面頻繁散射，增加電阻。
- 晶界散射（Grain Boundary Scattering）：奈米尺度鎢晶粒尺寸受限，更多晶界 = 更多散射。
- 阻擋層佔比升高：Ti/TiN 的電阻率遠高於 W，它們佔據孔截面的固定比例後，有效導電截面急劇縮小。
- Fuchs-Sondheimer / Mayadas-Shatzkes 模型：業界用這兩個經典模型分別描述表面散射和晶界散射對薄膜電阻率的修正，當膜厚/線寬 < 10×電子平均自由程時，修正效應顯著。
這是鎢塞在先進節點被考慮替換的根本物理原因——不是鎢變差了，是孔太小了。
高深寬比填充的關鍵挑戰
| 挑戰 | 具體表現 |
|---|---|
| 孔口”封口”（Overhang / Seam） | 成核層在孔口優先沉積，孔口先於孔底閉合，內部留空洞 |
| 阻擋層保形性不足 | CVD TiN 在孔底覆蓋薄、孔口厚，底部阻擋失效 |
| 殘餘應力 | 鎢膜內應力導致孔周圍薄膜開裂或剝離 |
| CMP 後缺陷 | 鎢碟化（dishing）、侵蝕（erosion）、殘留顆粒 |
先進工藝對策：
- ALD 阻擋層（ALD TiN）取代 CVD/PVD，實現亞奈米級保形性。
- 脈衝 CVD / ALD 鎢成核，控制每個脈衝僅沉積亞單層，確保孔底先成核。
- 多步 CVD：先低 WF₆ 分壓慢速填充，再高分壓快速體填充。
技術演進史
| 時代（節點） | 關鍵變化 |
|---|---|
| 1980s 末～1990s 初（≥0.5μm） | 鎢塞取代鋁填充方案，CVD W + PVD Ti/TiN 標準工藝確立 |
| 1990s 中（0.35～0.25μm） | WF₆ + SiH₄ 成核 + WF₆ + H₂ 體填充的兩步法成為業界標準 |
| 2000s（0.18μm～65nm） | 銅互連（Damascene）引入，水平線和大部分 Via 改用銅，Contact 和區域性互連 Via 仍用鎢塞；CMP 工藝成熟 |
| 2010s 初（45nm～28nm） | 阻擋層從 PVD TiN 逐步向 CVD/ALD TiN 過渡；Contact 深寬比上升到 8:1 以上 |
| 2010s 中（14nm～10nm） | FinFET 引入，Contact 孔深寬比進一步增大；鎢電阻率開始成為效能瓶頸 [定性判斷] |
| 2018 前後（7nm） | 部分領先代工廠開始在 Contact 層嘗試 鈷（Co） 填充 [行業報道]；鎢在上層區域性互連 Via 中仍廣泛使用 |
| 2020s（5nm～3nm） | Contact 層進一步探索 Co、Ru、Mo 等低電阻率金屬；鎢塞在非臨界 Via 和區域性互連層仍是主流方案 |
| 未來展望（2nm 及以下） | GAA/nanosheet 架構對 Contact 電阻更敏感；Ru、Mo、二元合金 等方案加速研發；鎢塞可能退守至上層大孔 Via |
核心趨勢： 鎢塞不是”被淘汰”，而是在最關鍵的底層 Contact 位置逐步讓位給低電阻率金屬，但在大量中上層區域性互連 Via 中仍將長期存在。
技術路線對比
垂直連線金屬候選方案對比（量化表）
| 屬性 | 鎢（W） | 鈷（Co） | 釕（Ru） | 鉬（Mo） | 銅（Cu） |
|---|---|---|---|---|---|
| 體態電阻率（μΩ·cm） | ~5.6 | ~6.2 | ~7.1 | ~5.3 | ~1.7 |
| 電子平均自由程（nm） | ~10-20 [文獻估計] | ~12 [文獻估計] | ~6 [文獻估計] | 資料有限 | ~39 |
| 奈米尺度電阻率優勢 | 較差（自由程長→散射大） | 中等 | 較好（自由程短→尺寸效應弱） | 理論潛力好 | 差（自由程最長） |
| CVD/ALD 化學成熟度 | 最成熟（WF₆） | 較成熟 | 發展中 | 早期 | 不成熟 |
| 對 Si 擴散 | 低（有 TiN 阻擋） | 中等 | 低 | 低 | 高（需厚阻擋） |
| 抗電遷移 | 強 | 中等 | 強 | 中等 | 弱 |
| 工藝整合難度 | 最低 | 中等 | 較高 | 高 | 高（需 ECP） |
| 成本 | 最低 | 中 | 高 | 高 | 低（材料貴/工藝複雜） |
| 適用位置 | Contact / 區域性互連 Via | Contact（7nm+） | 研發階段 | 研發階段 | 水平互連與大部分 Via |
關鍵洞察： 釕的體態電阻率雖高於鎢，但因電子平均自由程更短，在奈米尺度下”尺寸效應惡化”更小，使得其在極小孔徑（<15nm CD）下的有效電阻率可能反超鎢。這是業界關注 Ru 的核心物理邏輯 [定性推斷，具體交叉點尺寸取決於工藝條件]。
上下游
上游：材料與裝置
┌─────────────────────────────────────────────────────┐
│ 上 遊 供 應 鏈 │
├───────────┬─────────────────────────────────────────┤
│ 前驅體氣體 │ WF₆（六氟化鎢） │
│ │ 主要供應商：Air Liquide, Entegris, │
│ │ SK Materials（定性判斷） │
├───────────┼─────────────────────────────────────────┤
│ 阻擋層材料 │ Ti 靶材, TiN 前驅體（TiCl₄ / TDMAT 等） │
│ │ 靶材供應商：JX金屬, 住友, Materion 等 │
├───────────┼─────────────────────────────────────────┤
│ CMP 漿料 │ 鎢 CMP slurry（氧化鋁/氧化矽基） │
│ │ 供應商：CMC Materials（Entegris）, │
│ │ Fujimi, 三星SDI 等 │
├───────────┼─────────────────────────────────────────┤
│ 沉積裝置 │ CVD W 裝置：Applied Materials, │
│ │ Lam Research, Tokyo Electron │
│ │ ALD 裝置（阻擋層/成核層）：同上 + ASM │
├───────────┼─────────────────────────────────────────┤
│ CMP 裝置 │ Applied Materials, Ebara │
└───────────┴─────────────────────────────────────────┘中游：晶圓製造
- 所有先進邏輯代工廠（TSMC、Samsung、Intel 等）以及主要儲存廠（DRAM/NAND 的接觸/通孔層）都是鎢塞工藝的使用者。
- 鎢塞工藝屬於每個代工廠的核心工藝配方（Process-of-Record），是競爭差異化的一部分。
下游：終端應用
- 鎢塞的下游本質上就是所有先進半導體：邏輯晶片（手機 SoC、CPU、GPU）、儲存晶片（DRAM、NAND）、模擬/功率晶片等。
- 一顆典型先進 SoC 可能包含數十億顆鎢塞（或類似金屬填充結構）。
關鍵指標
| 指標 | 說明 | 先進節點趨勢 |
|---|---|---|
| Contact/區域性Via 孔徑（CD） | 決定電阻和填充難度 | 從 ~100nm 逐步縮小到 ~20nm 量級 [估算，節點間差異大] |
| 深寬比（Aspect Ratio, AR） | 深度/直徑 | 從 5:1 升至 >10:1 [估算] |
| 鎢塞電阻（Rp） | 單個接觸孔/區域性Via的電阻 | 隨 CD 縮小而急劇上升，已成為關鍵效能引數 |
| 接觸電阻（Rc） | 金屬-矽介面電阻 | 受矽化物和阻擋層工藝影響 |
| 鎢膜電阻率 | 有效電阻率（含尺寸效應） | 先進節點遠高於體態值 |
| 填充缺陷率 | 空洞（void）、縫隙（seam）發生率 | 深寬比越大越難控制 |
| CMP 碟化量（Dishing） | 拋光後鎢塞中心凹陷 | 需控制在 nm 級以內 |
| 阻擋層覆蓋率（Step Coverage） | 孔底與孔口厚度比 | ALD 目標 >95% |
供需與市場資料
市場規模估算
鎢塞本身不是一個獨立的”產品市場”，而是嵌入在更廣泛的半導體材料與裝置市場中。相關子市場的規模可以作如下粗略估算 [行業報告綜合估算，數字僅供量級參考]：
| 子市場 | 說明 | 量級感知 |
|---|---|---|
| WF₆ 前驅體 | 全球半導體用 WF₆ 市場 | 數億美元量級 [估算] |
| 鎢 CMP slurry | 全球鎢 CMP 漿料 | 十億美元量級 [估算] |
| CVD/ALD 沉積裝置（含 W 相關） | 但裝置不僅用於 W | 互連沉積裝置整體數百億美元 [估算] |
供需格局
- WF₆ 供應高度集中，全球主要生產商為少數幾家特種氣體公司。供應鏈安全是晶圓廠的關注點之一。
- 鎢 CMP slurry 市場由 Entegris（收購 CMC Materials）和 Fujimi 主導，雙寡頭格局明顯 [行業共識]。
- 裝置端：Applied Materials 在 CVD W 裝置市場佔據主導份額 [行業共識]，Lam 和 TEL 有份額但較少揭露具體資料。
先進節點的結構性變化
- 隨著部分 Contact 層轉向 Co/Ru，鎢的用量增速可能低於晶圓產能增速，但絕對量仍在增長（因為區域性互聯 Via 層數增加、總 Contact 數隨電晶體密度上升而增多）。
- WF₆ 前驅體需求長期看仍穩健，但增長率可能放緩 [定性判斷]。
代表公司與資本對映
| 環節 | 代表公司 | 上市程式碼/備註 |
|---|---|---|
| 沉積裝置 | Applied Materials | AMAT（NASDAQ）—— CVD W 裝置龍頭 |
| Lam Research | LRCX（NASDAQ） | |
| Tokyo Electron | 8035（TSE） | |
| ASM International | ASM（AMS）—— ALD 裝置 | |
| 前驅體材料 | Air Liquide | AI（Euronext） |
| Entegris | ENTG（NASDAQ）—— 同時覆蓋前驅體和 CMP | |
| SK Materials | 036490（KRX） | |
| CMP 漿料 | Entegris（原 CMC Materials） | ENTG |
| Fujimi | 5314（TSE） | |
| 靶材/阻擋層材料 | JX金屬 | 5016（TSE） |
| Materion | MTRN（NYSE） | |
| 代工廠（工藝使用者） | TSMC | TSM / 2330（TWSE） |
| Samsung Foundry | 005930（KRX） | |
| Intel Foundry | INTC（NASDAQ） |
投資對映邏輯： 鎢塞工藝的核心受益標的是上游裝置和材料公司——特別是 AMAT（裝置）和 ENTG（材料）。代工廠端是工藝使用者而非直接受益者，但先進鎢塞工藝能力的強弱間接影響代工競爭力。
投資邏輯
看多邏輯
- 先進節點 Contact 密度持續上升：隨著電晶體密度倍增，每顆晶片的 Contact（接觸孔）數量在增加，鎢塞工藝的使用量在絕對值上仍在增長，區域性互連 Via 也有增量。
- ALD 化推動裝置 ASP 提升：阻擋層從 PVD/CVD 轉向 ALD，單位晶圓的裝置消耗價值量上升，利好裝置廠商。
- 材料純度要求提高：先進節點對 WF₆ 純度、CMP slurry 一致性要求更嚴苛，推動材料單價上升和集中度提高。
- 中國半導體產能建設：中國大陸正大規模擴產成熟製程（28nm 及以上），這些節點大量使用鎢塞工藝，對中國相關裝置和材料需求構成增量。
看空/風險邏輯
- 鈷/釕替代風險：如果先進節點（≤5nm）大面積轉向 Co 或 Ru Contact，鎢塞相關材料和工藝裝置的需求增速將受限。
- 摩爾定律放緩：如果先進製程推進速度減慢，Contact 密度增長放緩。
- 新材料顛覆：理論上存在更激進方案（如全銅互連 via 新型襯墊材料、石墨烯互連等），但短期機率低。
- 地緣政治：裝置出口管制可能影響中國大陸先進鎢塞工藝的落地節奏。
核心判斷
鎢塞不是”夕陽技術”，而是一種成熟的、仍有生命力但在關鍵應用點面臨漸進替代的工藝。投資上關注點應放在：① 替代技術的實際滲透節奏；② 中國成熟製程擴產的材料/裝置需求彈性。
常見誤讀糾偏
誤讀 1：“鎢塞正在被淘汰 / 很快會消失”
糾偏： 鎢塞主要應用於 Contact（接觸孔） 和區域性互連的某些 Via，而中上層層間通孔（Via）自銅互連引入以來就普遍採用銅雙大馬士革工藝填充，不用鎢塞。因此，鎢塞的替代壓力集中在 Contact 層，而非所有垂直連線。即使最先進節點，一顆晶片仍有數十億顆鎢塞（主要在 Contact 層）。替代是區域性的、漸進的，而非全面的。鈷目前主要替換的是 Contact 層中對 Rc 最敏感的部分。
誤讀 2：“鈷的電阻率比鎢高（體態~6.2 vs ~5.6 μΩ·cm），所以鈷不可能替代鎢”
糾偏： 體態電阻率不是唯一判據。在奈米尺度，電子平均自由程決定了尺寸效應的嚴重程度。鈷的電子平均自由程（~12nm）與鎢相近，但鈷的 CVD 化學（如使用 Co(CO)₃(NO) 等前驅體）在某些整合方案中可以實現更薄甚至無阻擋層，有效導電截面利用率更高。此外，Co 與 CoSi₂ 矽化物的接觸電阻可以更低。綜合來看，Co 在特定結構下可以提供更低的總 Contact 電阻。
誤讀 3：“銅互連線工藝成熟了，為什麼不用銅填通孔？”
糾偏： 銅大馬士革電鍍工藝已經成熟用於大部分層間通孔（Via），鎢塞主要用於接觸孔（Contact）。關鍵區別在於：Contact 直接連線矽襯底，銅擴散至矽會造成致命缺陷，因此需要厚阻擋層，但接觸孔極小，阻擋層和種子層擠佔了大部分空間，銅電鍍填充困難；而 Via 連線的是上下層金屬線，銅雙大馬士革工藝可以實現無縫填充且無需面對矽汙染問題。因此銅用於水平互連和大部分 Via，鎢用於 Contact 和區域性互連的 Via。
誤讀 4：“WF₆ 很危險、很稀缺，是供應鏈脆弱點”
糾偏： WF₆ 雖然有毒且有腐蝕性，但它是化工行業中已有數十年生產和運輸經驗的成熟產品。全球供應相對集中但產能充足，短期內不存在類似氖氣/氪氣（稀有氣體）那樣的供應瓶頸。長期的供應鏈風險更多來自地緣政治導致的物流中斷，而非產能不足。
學習路徑
入門（0-2 小時）
- 閱讀本頁”3 秒看懂”和”3 分鐘產業解釋”。
- 搜尋”semiconductor via tungsten plug process flow”看幾張工藝流程示意圖。
- 觀看 YouTube 上關於半導體互連（interconnect）的科普影片（推薦 Asianometry 頻道相關內容）。
進階（1-3 天）
- 閱讀經典教科書 S. Wolf, “Silicon Processing for the VLSI Era” 中關於 CVD 金屬和接觸工藝的章節。
- 瞭解 CMP 工藝基礎——推薦閱讀 CMP 供應商（如 Entegris/CMC Materials）的技術白皮書。
- 研讀 Applied Materials 的 Investor Day 材料中關於 “Interconnect / Metallization” 的章節——裝置商的技術介紹通常比學術論文更貼近產業現狀。
專家級（1-4 周）
- IEDM / VLSI Symposium 近年論文中搜索 “cobalt contact”、“ruthenium via”、“low-resistivity metal”，理解替代技術的最新進展。
- 重點關注 2019-2023 年間 TSMC / Samsung / Intel 發表的互連技術論文，比較各家在 Contact/Via 金屬選擇上的路線差異。
- 閱讀 S. Natarajan et al. 等關於 Intel 10nm/7nm 互連技術的 IEDM 論文，學習實際產品中鎢塞和鈷塞的整合方案。
- 理解 Fuchs-Sondheimer / Mayadas-Shatzkes 電阻率修正模型的物理影像。
一句話總結
鎢塞是半導體互連工藝中連線電晶體與第一層金屬及區域性互連層的”垂直導線”，憑藉 CVD 高深寬比填充能力和優異的可靠性統治了數十年，但在 7nm 以下先進節點因奈米尺度電阻率惡化而在關鍵 Contact 層面臨鈷/釕的漸進替代——它不是在消亡，而是在”退守”。
延伸閱讀與來源
推薦文獻
- S. Wolf, “Silicon Processing for the VLSI Era, Vol. 2: Process Integration” —— 經典教材，含 CVD W 工藝基礎。
- IEDM (International Electron Devices Meeting) 歷年論文 —— 搜尋關鍵詞 “tungsten plug”, “cobalt contact”, “via resistance”。
- VLSI Technology Symposium 論文 —— 先進節點互連技術的最新進展。
- Applied Materials, “Interconnect Technology” Investor Presentation —— 裝置商視角的互連技術演進。
- IMEC 互連技術路線圖 —— 產業聯盟視角的長期技術方向。
資料來源標註說明
- 本頁中具體數字（如電阻率、熔點等物理常數）來自通用物理化學手冊，屬於公開知識。
- 裝置/材料市場份額描述為行業共識/定性判斷，未標註具體數字，因各公司揭露口徑不一。
- “7nm 開始嘗試鈷”等行業節點歸屬基於 公開行業報道和論文，非精確量產時間點。
- 市場規模資料為量級估算，標註 [估算]，不代表精確值。
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