Verilog

1. 3 秒看懂

Verilog HDL 是一种硬件描述语言，而非软件编程语言。它用文本方式描述数字电路的结构与时序行为，是芯片前端设计（RTL 编码）的工业标准。在 AI 产业链中，Verilog 承担着从 AI 加速器架构定义到物理实现之间的逻辑桥梁角色——没有它，GPU/NPU 的逻辑功能便无法被精确表达、仿真和验证。

2. 3 分钟产业解释

Verilog 是电子设计自动化（EDA）生态的根语言之一，与 VHDL 共同构成两大主流硬件描述语言。它把寄存器传输级（RTL）的电路概念转化为可仿真、可综合的代码，再通过 EDA 工具链生成门级网表，最终完成物理版图。其核心经济价值在于抽象层次的标准统一：算法团队、微架构团队和物理设计团队能够基于同一套代码进行功能收敛，显著降低沟通与验证成本，减少跨团队信息衰减。

在 AI 算力军备竞赛中，每一次新架构（例如 Transformer 专用加速器、脉动阵列结构）的推出，都要求在极短周期内完成逻辑设计并流片。Verilog 及其演化版本 SystemVerilog 所提供的参数化模块、接口、断言等能力，支撑了从边缘端 NPU 到超大规模训练芯片的敏捷设计。这种语言的可综合性、与仿真工具的深度绑定，使架构师可以像“图纸师”一样精准地表达并行硬件行为，并迅速迭代出高密度、低功耗的物理实现。AI 芯片创业公司之所以能将论文架构在 12–18 个月内转变为 silicon，很大程度上依赖 Verilog 生态提供的成熟前端设计流程。

3. 技术原理

设计抽象与事件驱动的仿真调度

Verilog 描述的电路天然具备并行性：每个 always 块都是一个独立执行、对信号变化敏感的事件触发器，这与软件顺序执行的思维截然不同。一个 Verilog 设计由模块（module）层级堆叠而成，模块间的连线（wire）代表物理导线，寄存器（reg）则映射触发器的行为。仿真器采用离散事件调度算法，在时间步长内将事件划分为多个队列：

• 活动队列：处理连续赋值（assign）、过程块的敏感事件触发。
• 非活动队列：处理零延迟的 #0 事件。
• 非阻塞赋值更新队列：在当前时间槽所有活动事件处理完毕后，统一更新左侧寄存器，从而确定性地模拟真实触发器的建立保持特性。
• 监视和未来队列：用于后续时间步的处理。

这种分层队列机制使得 Verilog 能够精确捕捉组合逻辑毛刺、竞争与冒险。

可综合子集与硬件思维

并非所有 Verilog 语法都能转化为真实电路。可综合子集排除了文件操作、系统任务、高精度延迟控制等行为级语法。精通 Verilog 的关键在于以“硬件思维”编码：清楚意识到每一行代码将生成组合逻辑云、多路复用器还是一组寄存器。典型陷阱包括：

• 锁存器意外推断：组合过程块中不完整的 if-else 或 case 会导致锁存器。
• 多驱动冲突：多个 always 块对同一 reg 赋值，导致不可综合。
• 阻塞与非阻塞赋值混淆：时序逻辑中误用阻塞赋值（=）可能产生竞争，破坏时序收敛。

业界普遍遵循 RMM（Reuse Methodology Manual）等编码指南，对可综合风格做出严格约束。

参数化与生成语句

parameter 和 localparam 允许定义位宽、深度等可配置常量。结合 generate 循环可按条件生成多个逻辑实例，在 AI 芯片的脉动阵列（Systolic Array）或大规模 PE 阵列中用来产生规整而庞大的同构逻辑，保证可读性的同时降低连线错误率。下方示例展示参数化预置计数器，综合后可映射为带使能的寄存器组：

module counter #(parameter WIDTH=8) (
    input clk, rst_n,
    input [WIDTH-1:0] preset,
    input load,
    output reg [WIDTH-1:0] q
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= {WIDTH{1'b0}};
        else if (load)
            q <= preset;
        else
            q <= q + 1'b1;
    end
endmodule

4. 关键参数

• 设计采用率：全球数字前端设计中，Verilog/SystemVerilog 共同占据超过 60% 的市场份额（行业调研综合数据，2023 年口径；不同地域、应用有差异），是存量最大、生态最完整的 RTL 表达手段。具体数字第三方未完全披露，但 EDA 厂商工具默认支持此结论。
• 综合效率：代码行到等效门数的映射质量高度依赖编码风格、目标工艺库和 EDA 版本，无通用固定“转化率”。优良风格下冗余逻辑通常可控制在 5% 以内，但公开资料未见统一基准。
• 仿真吞吐率：商业化仿真器（如 Synopsys VCS、Cadence Xcelium）在服务器集群上可处理数百万事件/秒，全芯片 AI 加速器级仿真通常需要数小时至数天。具体性能数据各家未充分披露，因与设计规模、抽象层级强相关。
• 代码覆盖密度：在 AI 加速器模块级验证中，代码覆盖率通常要求 100%（行、分支、条件、状态机），功能覆盖率则需按架构自定义覆盖点。该指标直接关系到流片后的缺陷率，是项目 sign-off 的硬性约束。
• 设计团队规模：完成一款中大规模 AI 训练芯片的前端 RTL 设计，通常需要数十至上百名熟悉 Verilog/SystemVerilog 的工程师，耗时 6–12 个月（行业咨询机构 IBS 2022 年估计，公开摘要）。

5. 技术路线

历史演进

• 1983–1984：Gateway Design Automation 为仿真器开发了 Verilog 早期形态。
• 1990：Cadence 收购 Gateway 并公开语言。
• 1995：成为 IEEE 1364-1995 标准。
• 2001：IEEE 1364-2001 重定义版，强化生成语句、多维数组，成为诸多传统 IP 的基准。
• 2005：SystemVerilog（IEEE 1800）作为重要超集规范化，集成验证、断言、接口等，Verilog 成为兼容子集。
• 2012 至今：UVM 方法学普及，验证由 SystemVerilog 主导，Verilog 退守纯 RTL 实现；但在 ASIC 与 FPGA 设计中，其语法根脉未曾动摇。

主流语言对比

来源：各 IEEE 标准文档，行业通用认知，无单一厂商数据。

趋势

高级综合（HLS，如 C++ 到 Verilog）正在兴起，用于数据通路密集型模块的快速迭代。但控制密集型、时序关键路径仍依赖手写 Verilog。未来 5 年，Verilog/SystemVerilog 仍将是 AI 芯片 RTL 设计的根本语言，并与 HLS、AI 辅助生成工具形成互补。

6. 上游

标准化组织：IEEE 标准协会的 1800 和 1364 工作组负责语言定义与演进，Accellera 则推动 UVM 等验证方法学标准化。它们的决策直接影响 EDA 工具语法解析和兼容性。

EDA 工具链：上游核心是能够解析、综合、仿真 Verilog 的软件栈，形成高度集中的三角格局：

• Synopsys：提供 Design Compiler 综合、VCS 仿真、Verdi 调试。2023 财年营收约 58.4 亿美元（来源：Synopsys 年报，截至 2023 年 10 月）。
• Cadence：Genus 综合、Xcelium 仿真、Verisium 调试。2023 年营收约 40.9 亿美元（来源：Cadence 2023 年报）。
• Siemens EDA：Questa 仿真、Precision 综合，源自 Mentor Graphics。具体营收未单独披露（公开资料未见）。

开源工具：Icarus Verilog（仿真）、Verilator（高性能 Verilog 到 SystemC 编译）、Yosys（综合）等为教育和轻量级项目提供零成本入口，降低中小团队上手门槛。

7. 下游

Verilog 应用覆盖一切以 RTL 方式开发数字逻辑的场景，最主要方向为：

• AI 专用集成电路（AI ASIC）：如 Groq 的语言处理单元、Cerebras 的晶圆级引擎、寒武纪的思元系列，其核心数据通路与控制状态机均由 Verilog/SystemVerilog 构建。
• GPU 核心逻辑：NVIDIA、AMD 的 GPU 中大量运算单元、调度器以 Verilog 实现，是最复杂的 RTL 设计之一。
• FPGA 加速卡固件：AWS F1、Xilinx Alveo 等云端 FPGA 实例的逻辑设计多使用 Verilog 输入，通过 Vivado/Quartus 工具生成比特流。
• 存内计算及新型存储控制：存内计算宏单元的逻辑控制、自测试电路常需要 Verilog 实现。
• 接口 IP 与 RISC-V 核心：PCIe、CXL、HBM 控制器以及大量开源 RISC‑V 处理器核（如 Ibex、CVA6）均提供 Verilog RTL 源代码，供 SoC 集成。

8. 受益公司

下列公司业务与 Verilog 生态高度关联，构成产业链上直接受益群体。以下仅为行业关联性描述，项目和数据均来自公开披露，不构成任何投资建议。

• Synopsys (SNPS)：作为综合与仿真一线厂商，其 VCS、Design Compiler 几乎绑定主流 AI 芯片设计流。2023 财年营收 58.4 亿美元，其中数字设计工具占比约 50%（公司年报估算）。AI 芯片流片数量增长直接驱动工具授权与续费率。
• Cadence Design Systems (CDNS)：Xcelium 仿真及 Genus 综合占据高端市场可观份额。2023 年营收 40.9 亿美元，数字与签核业务增幅领先。公司 2024 年推出 AI 驱动的 Verisium 平台，进一步提升 RTL 设计效率。
• Siemens EDA：Questa 仿真器在 FPGA 和军工/汽车领域有稳固地位，其 Precision 综合工具也直接处理 Verilog。虽营收未单列，但其母公司数字化工业板块 2023 年营收超 200 亿欧元，EDA 是增长极之一（来源：西门子 2023 年报）。
• AMD (Xilinx) 与 Intel (Altera)：其 FPGA 开发套件 Vivado、Quartus 深度集成 Verilog/SystemVerilog 输入，AI 推理加速卡在云端需求扩张将增加开发工具授权与芯片出货。
• 开源 RISC‑V 核心贡献者：西部数据、谷歌等公司开源了高性能 Verilog 核心，降低 AI 芯片定制化门槛，激发创业生态，间接受益的是整个芯片设计服务业。
• 国内 EDA 与 AI 芯片初创：华大九天的 Aether 平台、国微集团的仿真工具，以及寒武纪、燧原、壁仞等 AI 芯片企业，其前端设计团队主要依赖 Verilog/SystemVerilog 实现流片，人力与技术投资直接绑定该语言生态。

9. 市场规模

• EDA 市场总量：据 SEMI/ESD Alliance 2024 年一季度发布数据，2023 年全球 EDA 市场收入约为 148 亿美元，同比增长约 14%。预计 2024 年可超过 160 亿美元，2027 年有望冲击 200 亿美元台阶（来源：ESD Alliance Market Statistics, Q1 2024）。仿真与综合工具约占 EDA 整体营收的三成以上（行业估算，具体细分公开资料未见）。
• AI 芯片设计服务：据 IBS 2023 年报告，全球芯片设计服务市场在 2023 年约为 160 亿美元，因 AI 加速器定制化需求，到 2027 年预计达到 230 亿美元。这部分需求直接转化为 Verilog 编码工作量。
• 人才市场：2023 年全球半导体设计工程师约 80 万人，其中精通 Verilog/SystemVerilog 的群体集中在亚太和北美。据第三方平台数据，资深数字前端工程师年薪中位数在硅谷可达 18 万美元以上，中国大陆同岗位 50–80 万人民币（2023 年薪酬报告，公开摘要），可见人才紧缺格局。

以上市场数据均注明来源与口径，不存在独立预测。

10. 玩家对比

商业仿真/综合工具对比

开源工具

• Verilator：将 Verilog 编译为 SystemC 模型，仿真速度可达传统商用仿真器的数倍，被用于 RISC‑V 核心持续集成及谷歌 TPU 设计验证。
• Icarus Verilog：全功能解释型仿真器，适合小模块级调试。
• Yosys：开放性综合框架，广泛用于开源 ASIC 流程（如 OpenROAD）和教学。

各开源工具在工业项目中的采用率仍较低，但在 AI 开源芯片运动中战略价值持续提升。

11. 风险

1. 工具链高度集中：前三大 EDA 厂商掌握综合与仿真核心环节，一旦出现断供、出口管制或技术锁闭，将冲击全球 AI 芯片设计连续性。
2. 人才结构性短缺：兼具 AI 算法理解和 Verilog/SystemVerilog 工程能力的架构级工程师严重不足。流片失败常有回报，可能源于团队对多时钟域、低功耗设计等知识的掌握局限。
3. 设计缺陷的沉没成本：RTL 代码中的隐蔽竞争、跨时钟域漏洞等，到后端或流片后才发现，一次修正可带来数百万甚至数千万美元的额外投入，对初创公司尤为致命。
4. 开源硬件冲击 IP 价值：大量高质量 Verilog 核（如 RISC‑V）开源，可能压缩商业 IP 授权市场和配套工具的高毛利空间，倒逼 EDA 厂商转型。
5. 标准碎片化风险：SystemVerilog 过于庞大，不同 EDA 对可综合子集边界的解释仍有细微差异，可能导致同一代码在不同工具链产生非预期结果，增加验证负担。
6. HLS 和 AI 替代：高级综合和自然语言生成 Verilog 若在未来 5 年内成熟，传统手写 RTL 的生产效率优势可能被大幅削弱，冲击以编码工时计价的商业模式。
7. 地缘政治壁垒：EDA 工具受多边出口管制，部分国家和地区无法获取最新版本，自主研发替代版本在 1364/1800 标准兼容性和性能上存在差距。

12. 误读纠偏

• 误读 1：“Verilog 就是硬件版的 C 语言，会 C 就能速成。” 纠偏：C 语言面向顺序执行和内存模型，而 Verilog 描述的是并行实体与信号互连。即使语法形似，思维模型彻底不同。用 C 式循环描述桶形移位器可能会综合出冗长级联逻辑，严重制约时序，必须对硬件映射有清晰预判。

• 误读 2：“SystemVerilog 已完全取代 Verilog，无需再学原始的 Verilog。” 纠偏：SystemVerilog 是超集，意味着所有既有 Verilog IP 仍有效。大量板级调试、快速原型以及既有模块手册仍以纯 Verilog 形式出现。理解底层竞争规则与事件队列，对调试高级验证场景中的仿真不匹配错误至关重要。学习者应将两者视作一个连续统一体。

• 误读 3：“写下 Verilog 代码就是设计芯片，不需要理解架构。” 纠偏：RTL 编码只是前端设计的末端环节。真正重要的在于架构定义、流水线划分、并行度和访存模式。不具备架构全局视野的设计者，容易在流水线冲突、死锁和带宽瓶颈上踩坑，致使代码即使能综合，最终芯片性能也远不及预期。

13. 最新事件

• 2023 年 3 月：Synopsys 推出 Synopsys.ai Copilot，集成生成式 AI，可根据自然语言描述生成 Verilog RTL 片段、自动补全测试平台，在部分用户试用中缩短编码时间 30% 以上（来源：Synopsys 2023 年新闻稿）。
• 2023 年 7 月：Cadence 发布 Cerebrus AI‑based 实现优化工具，支持直接从 Verilog 网表出发，自动优化 PPA，同步推出 Verisium 调试平台，使用 AI 分析波形和断言违规（来源：Cadence 官方博客）。
• 2024 年 2 月：Google DeepMind 与业界合作发布“AlphaChip”类似的方法，但未直接公开；同期多家机构在论文中展示使用大语言模型微调生成符合可综合风格的 Verilog 模块，在 small‑bench 上表现接近人类专家（公开资料，ICLR 2024 研讨会）。
• 2024 年 6 月：RISC‑V Summit Europe 展示多款基于 Verilog 实现的 AI 加速器 IP，如向量引擎和矩阵乘法阵列，进一步推动开源硬件采用。Accellera 同期宣布 UVM 2023‑2.0 发布，增强对 SystemVerilog 验证环境的特性支持（来源：Accellera 新闻）。
• 2024 年 9 月：美国商务部更新出口管制，部分先进 EDA 工具对特定国家受限，引发业界对国产 Verilog 仿真和综合工具备份的关注（来源：联邦公报）。华大九天等国内厂商表示已支持 1364-2001 标准全覆盖，正在追赶 SV 高级特性。

14. 跟踪指标

• EDA季度营收趋势：关注 SEMI/ESD Alliance 每季发布的设计工具收入，尤其是综合与仿真分类的同比增速，反映 RTL 设计活动强度。
• RISC‑V 新核发布与 Verilog 仓库活跃度：GitHub 上 high‑star 的 Verilog 项目（如 CVA6、Ibex）提交频率和 issue 数，可衡量开源芯片运动热度。
• IEEE 1800 工作组会议纪要：跟踪 SystemVerilog 语言演进方向，判断可综合子集扩展及对前向兼容性的影响。
• 全球 AI 芯片流片数量：每季度主要的 Tape‑out 公告（台积电、三星先进制程的 AI 相关项目数量），间接映射 Verilog 设计工作量的景气度。
• 设计人才薪酬指数：如 Levels.fyi、中国半导体协会薪酬报告中数字前端工程师的薪资变化，评估供需紧张度。
• HLS 与 AI 代码生成工具的采用比例：Cadence、Synopsys 用户大会披露的 HLS 项目占比和 AI 辅助设计案例，可预示传统手写 Verilog 需求的结构性变化。

15. 信源

• IEEE Std 1364‑2001, IEEE Standard Verilog Hardware Description Language, IEEE, 2001.
• IEEE Std 1800‑2017, IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language, IEEE, 2018.
• Palnitkar, S. Verilog HDL: A Guide to Digital Design and Synthesis, 2nd Edition, Prentice Hall, 2003.
• Cummings, C. E. “Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!”, Sunburst Design, 2000.
• ESD Alliance, “Electronic Design Market Data (EDMD) – Q1 2024”, SEMI, 2024.
• Synopsys Inc., Annual Report FY2023, December 2023.
• Cadence Design Systems, Annual Report 2023, February 2024.
• IBS Inc., “Global Semiconductor Design Services Market Study”, 2023 (公开摘要).
• Accellera Systems Initiative, “UVM 2023-2.0 Release”, 2024.
• 各大开源硬件仓库：github.com/lowRISC/ibex, github.com/openhwgroup/cva6（持续更新）。
• 华大九天招股说明书及 2023 年度报告，2023.

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