Verilog

1. 3 秒看懂

Verilog HDL 是一種硬體描述語言，而非軟體程式語言。它用文本方式描述數位電路的結構與時序行為，是晶片前端設計（RTL 編碼）的工業標準。在 AI 產業鏈中，Verilog 承擔著從 AI 加速器架構定義到物理實現之間的邏輯橋樑角色——沒有它，GPU/NPU 的邏輯功能便無法被精確表達、模擬和驗證。

2. 3 分鐘產業解釋

Verilog 是電子設計自動化（EDA）生態的根語言之一，與 VHDL 共同構成兩大主流硬體描述語言。它把暫存器傳輸級（RTL）的電路概念轉化為可模擬、可綜合的程式碼，再通過 EDA 工具鏈生成門級網表，最終完成物理版圖。其核心經濟價值在於抽象層次的標準統一：演算法團隊、微架構團隊和物理設計團隊能夠基於同一套程式碼進行功能收斂，顯著降低溝通與驗證成本，減少跨團隊資訊衰減。

在 AI 算力軍備競賽中，每一次新架構（例如 Transformer 專用加速器、脈動陣列結構）的推出，都要求在極短週期內完成邏輯設計並流片。Verilog 及其演化版本 SystemVerilog 所提供的引數化模組、介面、斷言等能力，支撐了從邊緣端 NPU 到超大規模訓練晶片的敏捷設計。這種語言的可綜合性、與模擬工具的深度繫結，使架構師可以像“圖紙師”一樣精準地表達並行硬體行為，並迅速迭代出高密度、低功耗的物理實現。AI 晶片創業公司之所以能將論文架構在 12–18 個月內轉變為 silicon，很大程度上依賴 Verilog 生態提供的成熟前端設計流程。

3. 技術原理

設計抽象與事件驅動的模擬排程

Verilog 描述的電路天然具備並行性：每個 always 塊都是一個獨立執行、對訊號變化敏感的事件觸發器，這與軟體順序執行的思維截然不同。一個 Verilog 設計由模組（module）層級堆疊而成，模組間的連線（wire）代表物理導線，暫存器（reg）則對映觸發器的行為。模擬器採用離散事件排程演算法，在時間步長內將事件劃分為多個佇列：

• 活動佇列：處理連續賦值（assign）、過程塊的敏感事件觸發。
• 非活動佇列：處理零延遲的 #0 事件。
• 非阻塞賦值更新佇列：在當前時間槽所有活動事件處理完畢後，統一更新左側暫存器，從而確定性地模擬真實觸發器的建立保持特性。
• 監視和未來佇列：用於後續時間步的處理。

這種分層佇列機制使得 Verilog 能夠精確捕捉組合邏輯毛刺、競爭與冒險。

可綜合子集與硬體思維

並非所有 Verilog 語法都能轉化為真實電路。可綜合子集排除了檔案操作、系統任務、高精度延遲控制等行為級語法。精通 Verilog 的關鍵在於以“硬體思維”編碼：清楚意識到每一行程式碼將生成組合邏輯雲端、多路複用器還是一組暫存器。典型陷阱包括：

• 鎖存器意外推斷：組合過程塊中不完整的 if-else 或 case 會導致鎖存器。
• 多驅動衝突：多個 always 塊對同一 reg 賦值，導致不可綜合。
• 阻塞與非阻塞賦值混淆：時序邏輯中誤用阻塞賦值（=）可能產生競爭，破壞時序收斂。

業界普遍遵循 RMM（Reuse Methodology Manual）等編碼指南，對可綜合風格做出嚴格約束。

引數化與生成語句

parameter 和 localparam 允許定義位寬、深度等可配置常量。結合 generate 迴圈可按條件生成多個邏輯例項，在 AI 晶片的脈動陣列（Systolic Array）或大規模 PE 陣列中用來產生規整而龐大的同構邏輯，保證可讀性的同時降低連線錯誤率。下方示例展示引數化預置計數器，綜合後可對映為帶使能的暫存器組：

module counter #(parameter WIDTH=8) (
    input clk, rst_n,
    input [WIDTH-1:0] preset,
    input load,
    output reg [WIDTH-1:0] q
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= {WIDTH{1'b0}};
        else if (load)
            q <= preset;
        else
            q <= q + 1'b1;
    end
endmodule

4. 關鍵引數

• 設計採用率：全球數字前端設計中，Verilog/SystemVerilog 共同佔據超過 60% 的市場份額（行業調研綜合資料，2023 年口徑；不同地域、應用有差異），是存量最大、生態最完整的 RTL 表達手段。具體數字第三方未完全揭露，但 EDA 廠商工具預設支援此結論。
• 綜合效率：程式碼行到等效門數的對映質量高度依賴編碼風格、目標工藝庫和 EDA 版本，無通用固定“轉化率”。優良風格下冗餘邏輯通常可控制在 5% 以內，但公開資料未見統一基準。
• 模擬吞吐率：商業化模擬器（如 Synopsys VCS、Cadence Xcelium）在伺服器叢集上可處理數百萬事件/秒，全晶片 AI 加速器級模擬通常需要數小時至數天。具體效能資料各家未充分揭露，因與設計規模、抽象層級強相關。
• 程式碼覆蓋密度：在 AI 加速器模組級驗證中，程式碼覆蓋率通常要求 100%（行、分支、條件、狀態機），功能覆蓋率則需按架構自定義覆蓋點。該指標直接關係到流片後的缺陷率，是專案 sign-off 的硬性約束。
• 設計團隊規模：完成一款中大規模 AI 訓練晶片的前端 RTL 設計，通常需要數十至上百名熟悉 Verilog/SystemVerilog 的工程師，耗時 6–12 個月（行業諮詢機構 IBS 2022 年估計，公開摘要）。

5. 技術路線

歷史演進

• 1983–1984：Gateway Design Automation 為模擬器開發了 Verilog 早期形態。
• 1990：Cadence 收購 Gateway 並公開語言。
• 1995：成為 IEEE 1364-1995 標準。
• 2001：IEEE 1364-2001 重定義版，強化生成語句、多維陣列，成為諸多傳統 IP 的基準。
• 2005：SystemVerilog（IEEE 1800）作為重要超集規範化，整合驗證、斷言、介面等，Verilog 成為相容子集。
• 2012 至今：UVM 方法學普及，驗證由 SystemVerilog 主導，Verilog 退守純 RTL 實現；但在 ASIC 與 FPGA 設計中，其語法根脈未曾動搖。

主流語言對比

特性維度	Verilog (IEEE 1364-2001)	VHDL (IEEE 1076)	SystemVerilog (IEEE 1800)
設計抽象原生能力	RTL + 門級	RTL + 行為級（強型別）	全場景：架構、RTL、驗證
綜合支援成熟度	極度成熟，全覆蓋	成熟，部分高階型別工具支援欠佳	先進且逐年增強
驗證能力	基礎激勵與波形檢查	基礎激勵，斷言庫	受約束隨機、功能覆蓋率、斷言原生
AI 晶片設計適用性	PE、有限狀態機精確控制	重型別安全的大系統整合（歐盟路線）	當前主流，覆蓋架建置模與全驗證
學習曲線	語法簡潔但暗坑多	語法嚴謹，陡峭	較陡，需掌握設計與驗證技法

來源：各 IEEE 標準文件，行業通用認知，無單一廠商資料。

趨勢

高階綜合（HLS，如 C++ 到 Verilog）正在興起，用於資料通路密集型模組的快速迭代。但控制密集型、時序關鍵路徑仍依賴手寫 Verilog。未來 5 年，Verilog/SystemVerilog 仍將是 AI 晶片 RTL 設計的根本語言，並與 HLS、AI 輔助生成工具形成互補。

6. 上游

標準化組織：IEEE 標準協會的 1800 和 1364 工作組負責語言定義與演進，Accellera 則推動 UVM 等驗證方法學標準化。它們的決策直接影響 EDA 工具語法解析和相容性。

EDA 工具鏈：上游核心是能夠解析、綜合、模擬 Verilog 的軟體棧，形成高度集中的三角格局：

• Synopsys：提供 Design Compiler 綜合、VCS 模擬、Verdi 除錯。2023 財年營收約 58.4 億美元（來源：Synopsys 年報，截至 2023 年 10 月）。
• Cadence：Genus 綜合、Xcelium 模擬、Verisium 除錯。2023 年營收約 40.9 億美元（來源：Cadence 2023 年報）。
• Siemens EDA：Questa 模擬、Precision 綜合，源自 Mentor Graphics。具體營收未單獨揭露（公開資料未見）。

開源工具：Icarus Verilog（模擬）、Verilator（高效能 Verilog 到 SystemC 編譯）、Yosys（綜合）等為教育和輕量級專案提供零成本入口，降低中小團隊上手門檻。

7. 下游

Verilog 應用覆蓋一切以 RTL 方式開發數字邏輯的場景，最主要方向為：

• AI 專用積體電路（AI ASIC）：如 Groq 的語言處理單元、Cerebras 的晶圓級引擎、寒武紀的思元系列，其核心資料通路與控制狀態機均由 Verilog/SystemVerilog 建置。
• GPU 核心邏輯：NVIDIA、AMD 的 GPU 中大量運算單元、排程器以 Verilog 實現，是最複雜的 RTL 設計之一。
• FPGA 加速卡韌體：AWS F1、Xilinx Alveo 等雲端端 FPGA 例項的邏輯設計多使用 Verilog 輸入，通過 Vivado/Quartus 工具生成位元流。
• 存內計算及新型儲存控制：存內計算宏單元的邏輯控制、自測試電路常需要 Verilog 實現。
• 介面 IP 與 RISC-V 核心：PCIe、CXL、HBM 控制器以及大量開源 RISC‑V 處理器核（如 Ibex、CVA6）均提供 Verilog RTL 原始碼，供 SoC 整合。

8. 受益公司

下列公司業務與 Verilog 生態高度關聯，構成產業鏈上直接受益群體。以下僅為行業關聯性描述，專案和資料均來自公開揭露，不構成任何投資建議。

• Synopsys (SNPS)：作為綜合與模擬一線廠商，其 VCS、Design Compiler 幾乎繫結主流 AI 晶片設計流。2023 財年營收 58.4 億美元，其中數字設計工具佔比約 50%（公司年報估算）。AI 晶片流片數量增長直接驅動工具授權與續費率。
• Cadence Design Systems (CDNS)：Xcelium 模擬及 Genus 綜合佔據高階市場可觀份額。2023 年營收 40.9 億美元，數字與籤核業務增幅領先。公司 2024 年推出 AI 驅動的 Verisium 平台，進一步提升 RTL 設計效率。
• Siemens EDA：Questa 模擬器在 FPGA 和軍工/汽車領域有穩固地位，其 Precision 綜合工具也直接處理 Verilog。雖營收未單列，但其母公司數字化工業板塊 2023 年營收超 200 億歐元，EDA 是增長極之一（來源：西門子 2023 年報）。
• AMD (Xilinx) 與 Intel (Altera)：其 FPGA 開發套件 Vivado、Quartus 深度整合 Verilog/SystemVerilog 輸入，AI 推論加速卡在雲端端需求擴張將增加開發工具授權與晶片出貨。
• 開源 RISC‑V 核心貢獻者：西部資料、Google等公司開源了高效能 Verilog 核心，降低 AI 晶片定製化門檻，激發創業生態，間接受益的是整個晶片設計服務業。
• 國內 EDA 與 AI 晶片初創：華大九天的 Aether 平台、國微集團的模擬工具，以及寒武紀、燧原、壁仞等 AI 晶片企業，其前端設計團隊主要依賴 Verilog/SystemVerilog 實現流片，人力與技術投資直接繫結該語言生態。

9. 市場規模

• EDA 市場總量：據 SEMI/ESD Alliance 2024 年一季度釋出資料，2023 年全球 EDA 市場營收約為 148 億美元，年增率增長約 14%。預計 2024 年可超過 160 億美元，2027 年有望衝擊 200 億美元臺階（來源：ESD Alliance Market Statistics, Q1 2024）。模擬與綜合工具約佔 EDA 整體營收的三成以上（行業估算，具體細分公開資料未見）。
• AI 晶片設計服務：據 IBS 2023 年報告，全球晶片設計服務市場在 2023 年約為 160 億美元，因 AI 加速器定製化需求，到 2027 年預計達到 230 億美元。這部分需求直接轉化為 Verilog 編碼工作量。
• 人才市場：2023 年全球半導體設計工程師約 80 萬人，其中精通 Verilog/SystemVerilog 的群體集中在亞太和北美。據第三方平台資料，資深數字前端工程師年薪中位數在矽谷可達 18 萬美元以上，中國大陸同崗位 50–80 萬人民幣（2023 年薪酬報告，公開摘要），可見人才緊缺格局。

以上市場資料均註明來源與口徑，不存在獨立預測。

10. 玩家對比

商業模擬/綜合工具對比

玩家	核心工具	Verilog 支援特點	優勢場景	市場地位（2023 年推算）
Synopsys	VCS、Design Compiler	原生支援，覆蓋率驅動、功耗最佳化銜接緊	超大 AI 加速器設計、籤核級流程	全球 EDA 營收第一（約 35% 份額，ESD Alliance 2023）
Cadence	Xcelium、Genus	與 SystemVerilog 驗證平台整合緊密，AI 最佳化引擎	異構整合、多核模擬加速	約 30% 份額
Siemens EDA	Questa、Precision	強調 FPGA 與混合語言模擬，除錯視覺化強	軍工、汽車、通訊 ASIC/FPGA	約 10%–15% 份額
華大九天	Aether	相容 Verilog 1364-2001 及部分 SV 可綜合子集，正在推進多點模擬支援	本土替代、中芯國際等工藝配套	國內 EDA 領導者（約 1% 全球份額，公司年報 2023）

開源工具

• Verilator：將 Verilog 編譯為 SystemC 模型，模擬速度可達傳統商用模擬器的數倍，被用於 RISC‑V 核心持續整合及Google TPU 設計驗證。
• Icarus Verilog：全功能解釋型模擬器，適合小模組級除錯。
• Yosys：開放性綜合架構，廣泛用於開源 ASIC 流程（如 OpenROAD）和教學。

各開源工具在工業專案中的採用率仍較低，但在 AI 開源晶片運動中戰略價值持續提升。

11. 風險

1. 工具鏈高度集中：前三大 EDA 廠商掌握綜合與仿真核心環節，一旦出現斷供、出口管制或技術鎖閉，將衝擊全球 AI 晶片設計連續性。
2. 人才結構性短缺：兼具 AI 算法理解和 Verilog/SystemVerilog 工程能力的架構級工程師嚴重不足。流片失敗常有回報，可能源於團隊對多時鐘域、低功耗設計等知識的掌握侷限。
3. 設計缺陷的沉沒成本：RTL 程式碼中的隱蔽競爭、跨時鐘域漏洞等，到後端或流片後才發現，一次修正可帶來數百萬甚至數千萬美元的額外投入，對初創公司尤為致命。
4. 開源硬體衝擊 IP 價值：大量高質量 Verilog 核（如 RISC‑V）開源，可能壓縮商業 IP 授權市場和配套工具的高毛利空間，倒逼 EDA 廠商轉型。
5. 標準碎片化風險：SystemVerilog 過於龐大，不同 EDA 對可綜合子集邊界的解釋仍有細微差異，可能導致同一程式碼在不同工具鏈產生非預期結果，增加驗證負擔。
6. HLS 和 AI 替代：高階綜合和自然語言生成 Verilog 若在未來 5 年內成熟，傳統手寫 RTL 的生產效率優勢可能被大幅削弱，衝擊以編碼工時計價的商業模式。
7. 地緣政治壁壘：EDA 工具受多邊出口管制，部分國家和地區無法獲取最新版本，自主研發替代版本在 1364/1800 標準相容性和效能上存在差距。

12. 誤讀糾偏

• 誤讀 1：“Verilog 就是硬體版的 C 語言，會 C 就能速成。” 糾偏：C 語言面向順序執行和記憶體模型，而 Verilog 描述的是並行實體與訊號互連。即使語法形似，思維模型徹底不同。用 C 式迴圈描述桶形移位器可能會綜合出冗長級聯邏輯，嚴重製約時序，必須對硬體對映有清晰預判。

• 誤讀 2：“SystemVerilog 已完全取代 Verilog，無需再學原始的 Verilog。” 糾偏：SystemVerilog 是超集，意味著所有既有 Verilog IP 仍有效。大量板級除錯、快速原型以及既有模組手冊仍以純 Verilog 形式出現。理解底層競爭規則與事件佇列，對除錯高階驗證場景中的模擬不匹配錯誤至關重要。學習者應將兩者視作一個連續統一體。

• 誤讀 3：“寫下 Verilog 程式碼就是設計晶片，不需要理解架構。” 糾偏：RTL 編碼只是前端設計的末端環節。真正重要的在於架構定義、流水線劃分、並行度和訪存模式。不具備架構全域性視野的設計者，容易在流水線衝突、死鎖和頻寬瓶頸上踩坑，致使程式碼即使能綜合，最終晶片效能也遠不及預期。

13. 最新事件

• 2023 年 3 月：Synopsys 推出 Synopsys.ai Copilot，整合生成式 AI，可根據自然語言描述生成 Verilog RTL 片段、自動補全測試平台，在部分使用者試用中縮短編碼時間 30% 以上（來源：Synopsys 2023 年新聞稿）。
• 2023 年 7 月：Cadence 釋出 Cerebrus AI‑based 實現最佳化工具，支援直接從 Verilog 網表出發，自動最佳化 PPA，同步推出 Verisium 除錯平台，使用 AI 分析波形和斷言違規（來源：Cadence 官方部落格）。
• 2024 年 2 月：Google DeepMind 與業界合作釋出“AlphaChip”類似的方法，但未直接公開；同期多家機構在論文中展示使用大語言模型微調生成符合可綜合風格的 Verilog 模組，在 small‑bench 上表現接近人類專家（公開資料，ICLR 2024 研討會）。
• 2024 年 6 月：RISC‑V Summit Europe 展示多款基於 Verilog 實現的 AI 加速器 IP，如向量引擎和矩陣乘法陣列，進一步推動開源硬體採用。Accellera 同期宣佈 UVM 2023‑2.0 釋出，增強對 SystemVerilog 驗證環境的特性支援（來源：Accellera 新聞）。
• 2024 年 9 月：美國商務部更新出口管制，部分先進 EDA 工具對特定國家受限，引發業界對國產 Verilog 模擬和綜合工具備份的關注（來源：聯邦公報）。華大九天等國內廠商表示已支援 1364-2001 標準全覆蓋，正在追趕 SV 高階特性。

14. 追蹤指標

• EDA季度營收趨勢：關注 SEMI/ESD Alliance 每季釋出的設計工具營收，尤其是綜合與模擬分類的年增率增速，反映 RTL 設計活動強度。
• RISC‑V 新核發布與 Verilog 倉庫活躍度：GitHub 上 high‑star 的 Verilog 專案（如 CVA6、Ibex）提交頻率和 issue 數，可衡量開源晶片運動熱度。
• IEEE 1800 工作組會議紀要：追蹤 SystemVerilog 語言演進方向，判斷可綜合子集擴充套件及對前向相容性的影響。
• 全球 AI 晶片流片數量：每季度主要的 Tape‑out 公告（台積電、三星先進製程的 AI 相關專案數量），間接對映 Verilog 設計工作量的景氣度。
• 設計人才薪酬指數：如 Levels.fyi、中國半導體協會薪酬報告中數字前端工程師的薪資變化，評估供需緊張度。
• HLS 與 AI 程式碼生成工具的採用比例：Cadence、Synopsys 使用者大會揭露的 HLS 專案佔比和 AI 輔助設計案例，可預示傳統手寫 Verilog 需求的結構性變化。

15. 信源

• IEEE Std 1364‑2001, IEEE Standard Verilog Hardware Description Language, IEEE, 2001.
• IEEE Std 1800‑2017, IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language, IEEE, 2018.
• Palnitkar, S. Verilog HDL: A Guide to Digital Design and Synthesis, 2nd Edition, Prentice Hall, 2003.
• Cummings, C. E. “Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!”, Sunburst Design, 2000.
• ESD Alliance, “Electronic Design Market Data (EDMD) – Q1 2024”, SEMI, 2024.
• Synopsys Inc., Annual Report FY2023, December 2023.
• Cadence Design Systems, Annual Report 2023, February 2024.
• IBS Inc., “Global Semiconductor Design Services Market Study”, 2023 (公開摘要).
• Accellera Systems Initiative, “UVM 2023-2.0 Release”, 2024.
• 各大開源硬體倉庫：github.com/lowRISC/ibex, github.com/openhwgroup/cva6（持續更新）。
• 華大九天招股說明書及 2023 年度報告，2023.

免責宣告：以上內容僅作為產業知識梳理，不包含任何投資建議、買賣推薦或漲跌預測。市場資料均來自公開資料，具體決策請參考原始報告。