晶圆制造

1 3秒看懂

晶圆制造（Wafer Fabrication）是在高纯度单晶硅抛光片上，通过反复执行光刻、刻蚀、薄膜沉积、离子注入、平坦化等一系列物理与化学工序，构建出包含数十亿晶体管的集成电路前道工艺。它是半导体产业链中技术壁垒最高、资本支出最密集、对精密制造与材料纯度要求最苛刻的环节，从根本上决定了芯片的性能边界、功耗特征与成本结构。

2 3分钟产业解释

晶圆制造是把芯片设计“版图”物理实现的过程。一片300 mm（12英寸）晶圆在洁净室里经历数百道工序，耗时数周至数月，最终被切割成数百颗功能完好的裸晶。制造主体是晶圆代工厂或IDM自有晶圆厂，单座先进逻辑晶圆厂投资动辄超过200亿美元，其中光刻机等核心设备占去大部分开支。

行业以“制程节点”（如28 nm、7 nm、3 nm等）来标示技术水平，节点数字越小，晶体管密度越高，单位算力的功耗通常越低。当前全球只有极个别企业具备7 nm以下节点的量产能力，其余参与者围绕成熟制程与特色工艺构建竞争力。晶圆制造上游连接着设备与材料两大支柱，下游通向封装测试与系统级应用，构成高度专业化、全球化分工的产业链条。产能建设周期长达2–3年，加上终端需求存在强周期性，这一环节天然带有明显的“繁荣—低迷”交替特征。

3 技术原理

现代CMOS逻辑晶圆制造常被归结为“沉积—光刻—刻蚀”的循环复现，每一轮循环在晶圆上增加或移除特定材料，最终形成立体电路结构。典型流程可抽象为：

[硅片清洗] → [热氧化/炉管生长SiO₂] → [光刻胶涂布、软烘]
      ↑                                          ↓
      │                               [曝光(DUV/EUV)]
      │                                          ↓
      │                                [曝光后烘/显影]
      │                                          ↓
      ├──── [刻蚀(干法RIE/湿法)] ←── [硬掩膜打开或直接刻蚀]
      │                                          ↓
      ├──── [光刻胶去除/清洗] → [在线检测/量测]
      │                                          ↓
      └── [离子注入/退火] ←── [CVD/ALD 薄膜沉积] ←── [CMP 平坦化]

3.1 光刻

光刻将掩模版上的电路图案投影到涂有光刻胶的晶圆表面，分辨率由瑞利判据支配：R = k_1 \lambda / text(NA)。\lambda为光源波长（ArF浸没式193 nm，EUV 13.5 nm），NA为投影物镜数值孔径。先进节点通过多重曝光（LELE、自对准双重/四重图形SADP/SAQP）、相移掩模以及高NA EUV（0.55 NA）等手段突破单次曝光极限，实现十几纳米甚至更小的半节距图形。套刻精度是光刻的核心挑战之一，典型要求不超过单次曝光分辨率的1/5，在3 nm节点已逼近2 nm以下。

3.2 刻蚀

干法等离子体刻蚀通过物理溅射与化学反应协同作用，高选择性地去除未受保护的薄膜。现代FinFET的鳍形成、栅极侧墙刻蚀、深宽比接触孔开口等均依赖极高各向异性的等离子体工艺。原子层刻蚀（ALE）可在亚纳米尺度实现逐层去除，在纳米片（nanosheet）沟道释放等工序中已开始应用，用于避免沟道损伤。

3.3 薄膜沉积

化学气相沉积（CVD）和原子层沉积（ALD）用于生长氧化硅、氮化硅、高κ介质、金属栅叠层、low-κ层间介质等。ALD凭借自限制表面化学反应实现单原子层的膜厚精度，并能在高深宽比通孔中达成近乎完美的保形覆盖，在HKMG、纳米片间隔层等环节不可或缺。物理气相沉积（PVD）则主要用于金属籽晶层和硬掩膜沉积。

3.4 离子注入与退火

掺杂剂（硼、磷、砷等）被加速后注入硅衬底指定深度，形成源漏和阱区。随后通过快速热退火（RTA）或毫秒级激光尖峰退火激活杂质并修复晶格损伤。随着器件尺寸微缩，源漏接触电阻成为瓶颈，材料端向选择性外延生长（如SiGe源漏）和金属硅化物优化演进。

3.5 化学机械抛光

化学机械抛光（CMP）通过抛光液化学腐蚀与磨粒机械研磨的协同作用实现晶圆表面全局平坦化，是铜互连双大马士革工艺和多层堆叠的基础。先进逻辑芯片的金属层数可达15层以上，每增加一层互连至少对应一次CMP，其工艺均匀性与缺陷控制直接影响良率。

3.6 良率与缺陷控制

晶圆良率常用负二项式模型描述：Y = 1/(1+D_0 A/\alpha)^\alpha，其中D_0为致命缺陷密度，A为芯片面积，\alpha为聚簇因子。洁净室需维持ISO Class 1级（每立方米空气中≥0.1 μm颗粒不超过10颗），并通过光学/电子束缺陷检测设备实现全流程监控。先进制程在爬坡期良率通常较低，进入稳态后先进逻辑产品良率目标在90%以上（台积电在2023年技术论坛曾表示N3良率已“良好”，但未披露具体数值，公开资料未见精确产能良率百分比）。

4 关键参数

• 制程节点（nm）：市场对标使用的技术代际标签，自20 nm以下已不再对应任何单一物理栅极长度，而是等效性能密度的营销符号。
• 晶圆尺寸：300 mm是先进逻辑与存储器主力尺寸；200 mm仍大量用于模拟、功率、MEMS等成熟与特色工艺。SEMI在2023年报告中指出，全球200 mm晶圆厂数量已超过220座。
• 晶体管密度（MTr/mm²）：衡量集成度的核心指标。以台积电公开数据为例，N5节点约171 MTr/mm²，N3节点约215 MTr/mm²（来源：台积电2022年技术论坛）。
• 晶圆良率：晶圆上可出货良品芯片占比，决定单颗制造成本。
• 设备综合效率与周期时间：设备可用度（Uptime）与晶圆在产线中的流通时间（Cycle Time）是衡量工厂运营效率的关键参数。
• 套刻精度（On-Product Overlay）：多层光刻之间的对准误差，直接制约图形密度。
• 缺陷密度（D₀）：每平方厘米致命缺陷数，先进制程成熟后通常控制在个位数/平方厘米以下。

5 技术路线

5.1 制程演进史

• 1960‑1970年代：1–2英寸晶圆，双极/PMOS为主，10 μm节点，接触式光刻。
• 1980年代：4–6英寸晶圆，CMOS确立主流，g线/h线光刻，步进投影曝光，节点从2 μm演进至0.8 μm。
• 1990年代：8英寸（200 mm）晶圆普及，CMP引入量产，铜互连取代铝（IBM 1997年），i线/KrF（248 nm）光刻，0.35 μm → 0.18 μm。
• 2000年代：12英寸（300 mm）晶圆上线，ArF（193 nm）光刻，应力硅、高κ/金属栅（Intel 45 nm，2007年），浸没式光刻将半节距极限推至约40 nm。
• 2010年代：FinFET三维晶体管（Intel 22 nm，2011年），多重曝光（SADP/SAQP），EUV光刻于2019年在7 nm+节点进入量产。
• 2020年代迄今：5 nm/3 nm量产，高NA EUV交付并投入预生产，背面供电（Intel PowerVia）、互连材料换用钌/钴等革新引入，纳米片全环绕栅极（GAA）开始替代FinFET。

5.2 不同制程路线量化对比

注：单片晶圆成本为基于行业典型值的定性对比，精确数字因产品结构、产能利用率及良率差异显著，且包含折旧、人工、材料等全成本口径（来源：IC Knowledge 2023年分析中对先进制程成本的估算趋势）。

6 上游

6.1 核心材料

• 硅片：全球主要供应商为信越化学（Shin-Etsu）、SUMCO、环球晶圆（GlobalWafers）、Siltronic。据SEMI统计，2022年全球硅晶圆出货面积约147亿平方英寸，创历史新高，2023年受行业下行影响有所回落。
• 光刻胶与配套化学品：东京应化（TOK）、JSR、信越化学、住友化学、杜邦等为先进制程主要供应商；EUV光刻胶目前由日系厂商主导。
• 光掩模：Toppan、Photronics、大日本印刷（DNP）占据重要份额；自产掩模先进的代工厂如台积电亦内部供应。
• CMP耗材：抛光液与抛光垫主要由Versum（现为默克旗下）、Fujimi、杜邦、CMC Materials等提供。
• 电子特气与前驱体：林德集团、液化空气、大阳日酸、SK Specialty等。高纯氟碳类气体、硅烷、锗烷等用于沉积、刻蚀。
• 溅射靶材：日矿金属、Honeywell、东曹等。

6.2 关键设备

• 光刻机：ASML在EUV领域居独家供应地位，2023年交付42台EUV系统（来源：ASML 2023年第四季度及全年财报），高NA EUV（TWINSCAN EXE:5000）已于2023年末向英特尔等客户交付首台；DUV浸没式主要由ASML和尼康提供。
• 刻蚀与沉积设备：应用材料、泛林半导体（Lam Research）、东京电子（TEL）三强主导；介质刻蚀、导体刻蚀、ALD/CVD各有侧重。
• 离子注入机：应用材料（Varian）与亚舍立（Axcelis）占主要份额。
• CMP设备：应用材料与荏原制作所（Ebara）为前两大供应商。
• 量测与检测设备：科磊（KLA）在明暗场缺陷检测、套刻量测等领域领先；日立高新、应用材料亦参与。
• 涂胶显影设备：东京电子的Clean Track系列在先进节点占据高份额。

据SEMI《全球半导体设备市场统计报告》，2022年全球半导体设备销售额达1074亿美元，2023年下降至约1009亿美元，行业随晶圆厂资本开支周期性调整。SEMI另外预测，2024年全球晶圆厂设备支出将回升至约970亿美元，2025年进一步增长至1120亿美元（来源：SEMI World Fab Forecast, 2024年3月）。

7 下游

晶圆制造输出的是带有完整芯片阵列的晶圆，需经封装测试才能成为终端可用的集成电路。

• 先进封装：随着芯片性能提升，封装环节正逐渐前移并与制造技术深度融合。台积电的CoWoS（Chip on Wafer on Substrate）、InFO（集成扇出型封装）等2.5D/3D封装平台，已成为高性能AI加速器的标配。这些封装技术直接在晶圆级进行，模糊了传统制造与封装的界限。
• 传统封装与测试：打线封装、覆晶封装等仍广泛用于汽车、工业、消费电子等领域。封测厂如日月光（ASE）、安靠（Amkor）、长电科技等构成重要下游伙伴。
• 终端应用：下游覆盖数据中心/服务器、PC、智能手机、汽车电子（尤其电动化与ADAS）、工业IoT、5G基础设施等。AI训练对先进逻辑和HBM（高带宽存储器）的需求在2023年显著拉动晶圆厂高端产能利用率。

8 受益公司

以下所列为晶圆制造产业链中有代表性地位的企业，不构成任何投资建议。

• 台积电（TSMC）：全球最大纯晶圆代工厂，据TrendForce统计，2023年第四季度占据全球代工市场约61.2%的营收份额，领先优势明显。N3系列制程在2023年量产后于下半年贡献显著营收，N2节点计划于2025年量产（来源：台积电2023年第四季度法说会）。
• 三星电子（Samsung Electronics）：兼营IDM逻辑与代工业务，7 nm及以下节点采用EUV，在3 nm节点率先采用GAA结构，但公开良率和外部客户进展仍有限。三星2023年代工市场份额约11%（来源：TrendForce）。
• 英特尔（Intel）：推出“Intel Foundry”代工服务，2023年首次向外部客户展示18A制程的0.9 PDK；通过PowerVia背面供电和RibbonFET（纳米片）等差异化技术，力争在2 nm级节点重返领先地位。2024年2月宣布与联电合作开发12 nm制程平台。
• 联电（UMC）：放弃先进制程竞赛后，聚焦28 nm及以上特色工艺和成熟制程，受益于显示驱动、电源管理及MCU等需求。
• 格芯（GlobalFoundries）：聚焦FD-SOI、硅光、射频及汽车级工艺，于2021年上市后持续获得美系国防、车用客户订单。
• 中芯国际（SMIC）：中国大陆规模最大的晶圆代工厂，据TrendForce，其全球份额在2023年第四季度约为5.2%，受制于先进制程设备出口管制，目前主要扩产聚焦于28 nm及以上成熟节点（来源：TrendForce “Press Center / 2024.03.12 全球前十大晶圆代工业者”）。
• 华虹半导体：以特色工艺平台（eNVM, BCD, IGBT等）为主，12英寸产线在逐步放量，2023年科创板上市后持续扩张功率与模拟产能。
• 设备与材料公司：ASML、应用材料、泛林半导体、东京电子、科磊、信越化学、SUMCO等，因直接受益于晶圆厂资本开支扩张而受到产业分析师广泛关注。

9 市场规模

晶圆制造的市场规模可从代工营收、晶圆厂设备支出和硅晶圆出货等多个维度进行刻画。

9.1 代工营收

据TrendForce数据，2023年全球前十大晶圆代工厂合计营收约为1175亿美元，年减约13%（来源：TrendForce, 2024年3月新闻稿）。台积电2023年全年营收约为693亿美元（同比下降8.7%），但凭借先进制程优势，在整体衰退中盈利能力仍维持高位。

9.2 晶圆厂设备支出

SEMI World Fab Forecast数据显示，2023年全球晶圆厂设备支出约为1009亿美元，较2022年的1074亿美元下滑约6%；预计2024年恢复增长至约970亿美元（此处引用SEMI 2024年3月预测的实际数值可能存在更新；请以SEMI最新季度发布为准。如SEMI 2023年12月预测2024年设备支出为960亿美元左右，2025年超过1100亿美元）。这一数字直接反映全球晶圆制造产能扩张的节奏。

9.3 硅晶圆出货

SEMI硅产品制造商小组（SMG）报告，2022年全球硅晶圆出货面积达147亿平方英寸的历史峰值，2023年降至约127亿平方英寸，同比下滑13.5%；2024年有望随着半导体景气度恢复而反弹（来源：SEMI SMG, 2024年2月）。

9.4 区域产能分布

全球半导体产能地理分布高度不均衡。据IC Insights（现TechInsights）2022年的统计，中国台湾占全球晶圆产能约21%，韩国约20%，日本约15%，中国大陆约16%，美国约12%，欧洲约5%。先进制程（<10 nm）产能则92%集中于中国台湾，8%在韩国（来源：BCG/SIA报告“Strengthening the Global Semiconductor Supply Chain in an Uncertain Era”, 2021年4月；更近的数据公开资料未见精确更新，但结构未发生根本变化）。

10 玩家对比

注：资本支出数据分别来源台积电2023年报、三星电子2023年第四季度财报（2023年资本支出约53.1万亿韩元，按当年平均汇率折合约400亿美元，含存储）、英特尔2023年度报告（257亿美元净资本）。所有数据均为公司已披露的已审计或管理层报告数字，精确到近似档位。

11 风险

• 周期性波动与产能过剩：晶圆制造建厂周期长，产能开出时常与市场景气度错配。2019年与2023年的下行周期中，成熟制程产能利用率一度降至70%左右；而全球各地大规模补贴建厂若导致成熟产能集中释放，2025–2026年间可能出现区域性产能过剩风险（OECD 2023年半导体政策研讨文件中提及此关切）。
• 先进制程技术风险：向GAA、背面供电和高NA EUV转进的研发和量产爬坡存在众多未知，良率可能长时间不及预期，拖累企业盈利能力。
• 地缘政治与出口管制：美国、日本、荷兰联合对先进半导体设备与技术的出口管制，限制了部分企业获取EUV及先进DUV设备的能力；供应链本地化趋势可能推高全球平均制造成本，并导致部分节点产能重复建设。
• 成本膨胀与资本回报率：登纳德缩放定律失效后，每一代新制程的晶圆成本不再必然下降，先进性能节点面临“成本上升、性能增益递减”的窘境。晶圆厂单厂投资动辄超过200亿美元，资本回报率对折旧和稼动率高度敏感。
• 环境与能源约束：先进晶圆厂耗水耗电量极大，超纯水、电力供应稳定性以及碳减排目标都可能成为新厂选址和运营的限制因素。以台积电为例，其2022年企业社会责任报告披露单位产品用水量虽有下降，但总用水量随产能扩大而持续上升，干旱和水资源分配问题已成为运营风险。

12 误读纠偏

• 误读一：“7 nm/5 nm/3 nm是晶体管实际栅极长度。” 自20 nm节点之后，节点名称已演变为等效性能密度的市场代号，不再与任何物理尺寸严格对应。5 nm节点的接触栅极节距约为50 nm，鳍片间距约28 nm，均远大于5 nm。

• 误读二：“所有先进芯片都需要EUV光刻机。” 大量芯片（汽车MCU、电源管理IC、MEMS传感器等）在28 nm及以上成熟节点制造，仅使用DUV光刻即可；只有前沿逻辑芯片（手机AP、高性能CPU/GPU）和部分先进DRAM才需要使用EUV。

• 误读三：“只要买到最好的光刻机，就能制造出先进芯片。” 光刻仅是数百道工序中的一环。刻蚀、薄膜沉积、CMP、量测检测以及工艺集成的知识积累（“recipe”）同等重要。缺乏长期工艺工程经验和高良率制造能力，空有设备无法量产盈利。成熟良率的达成往往需要数年磨合。

• 误读四：“晶圆制造仅是单纯‘代工’，技术含量低于芯片设计。” 现代晶圆制造需要将材料科学、等离子体物理、光学、精密机械和人工智能等多学科融合，是名副其实的尖端制造工程。尤其先进制程的DTCO（设计工艺协同优化）要求制造端深度参与芯片架构定义，原“无晶圆设计公司只需交付GDSII”的模式已演变为深度双向互动。

13 最新事件

• 高NA EUV里程碑：ASML于2023年12月向英特尔交付首台高NA EUV光刻机（EXE:5000）；英特尔计划于2024年开始组装使用，2025–2026年用于18A后的节点量产（来源：ASML与英特尔官方新闻稿）。
• 台积电全球扩产：台积电日本熊本厂（JASM, 22/28 nm及12/16 nm）已于2024年2月开幕，德国德累斯顿合资厂（ESMC, 主要为汽车/工业芯片）规划中；美国亚利桑那州4 nm工厂预计2025年量产，3 nm厂推迟至2027–2028年（来源：台积电2023年第四季度法说会）。
• 中国大陆成熟产能扩张：受设备限制影响，中国大陆企业在先进制程上受阻，但大规模采购非美系及日系成熟设备，推动28 nm及以上产能快速扩张。TrendForce 2024年初指出，中国大陆2023年晶圆代工产能全球占比提升，且2024年仍有望扩大。
• 三星GAA进展：三星在2024年第一季度财报中表示，其第二代3 nm GAA工艺（SF3）完成了产品流片，正努力提升良率和争取外部客户。
• 背面供电网络商业化：英特尔宣布PowerVia将在Intel 20A/18A节点上实现量产，台积电也表态将背面供电技术用于未来节点，暗示行业正加速解决互连电阻瓶颈。
• 汽车与工业芯片结构性调整：2023–2024年，部分成熟制程产能从紧缺转为局部过剩，德州仪器、意法半导体等IDM表示汽车芯片库存已恢复至合理水平，这导致部分代工客户的成熟节点订单出现修正。

14 跟踪指标

• 全球半导体设备销售额及B/B值（订单出货比）：SEMI与日本半导体设备协会（SEAJ）每月公布，B/B值>1表明景气扩张，<1表明收缩。
• 晶圆厂产能利用率：各代工厂每季度披露产能利用率，成熟制程90%以上为高度紧张，75%以下往往意味利润承压。
• 前十大晶圆代工厂营收及增速（TrendForce按季发布）：反映行业总需求与份额变化。
• 硅晶圆出货面积（SEMI SMG按季发布）：先行指标，晶圆厂采购硅片量预示未来2–3个月产出。
• 先进制程营收占比：以台积电为例，其季度报告中会公布7 nm及以下制程占营收比重，是技术变现能力的关键信号。
• 资本支出指引：台积电、三星、英特尔、SK海力士等IDM/代工厂的年度资本开支计划，直接影响设备与材料市场预期。
• EUV设备交付量与安装基数：ASML每季度披露EUV系统交付和积压订单，该数据代表未来先进产能扩张节奏。
• 地缘政策动态：美国CHIPS法案拨款进度、荷兰/日本出口管制清单更新、各国本地化补贴政策变化等。
• 晶圆代工ASP（平均销售价格）趋势：先进制程晶圆ASP持续走高，成熟制程ASP则可能在供应充裕时承压。

15 信源

• SEMI（国际半导体产业协会）产业报告与统计数据：https://www.semi.org
• ASML光刻技术与财务报告：https://www.asml.com/en
• 台积电技术路线图与季度法说会材料：https://www.tsmc.com
• TrendForce「全球前十大晶圆代工业者」与存储器/代工市场季度分析：https://www.trendforce.com
• TechInsights（原IC Insights）工艺分析与市场数据：https://www.techinsights.com
• 国际电子器件会议（IEDM）及VLSI技术研讨会论文：IEEE Xplore
• BCG (Boston Consulting Group) / SIA 全球半导体供应链报告 (2021)
• 英特尔、三星电子、联电、中芯国际等公司定期财务报告与技术披露
• OECD “Measuring distortions in international markets: the semiconductor value chain” (2023)
• 教科书与参考书：S. M. Sze《半导体器件物理》；S. A. Campbell《微电子制造工程》；P. Van Zant《芯片制造——半导体工艺制程实用教程》