晶圓製造

1 3秒看懂

晶圓製造（Wafer Fabrication）是在高純度單晶矽拋光片上，通過反覆執行光刻、刻蝕、薄膜沉積、離子注入、平坦化等一系列物理與化學工序，建置出包含數十億電晶體的積體電路前道工藝。它是半導體產業鏈中技術壁壘最高、資本支出最密集、對精密製造與材料純度要求最苛刻的環節，從根本上決定了晶片的效能邊界、功耗特徵與成本結構。

2 3分鐘產業解釋

晶圓製造是把晶片設計“版圖”物理實現的過程。一片300 mm（12英寸）晶圓在潔淨室裡經歷數百道工序，耗時數週至數月，最終被切割成數百顆功能完好的裸晶。製造主體是晶圓代工廠或IDM自有晶圓廠，單座先進邏輯晶圓廠投資動輒超過200億美元，其中光刻機等核心裝置佔去大部分開支。

行業以“製程節點”（如28 nm、7 nm、3 nm等）來標示技術水平，節點數字越小，電晶體密度越高，單位算力的功耗通常越低。當前全球只有極個別企業具備7 nm以下節點的量產能力，其餘參與者圍繞成熟製程與特色工藝建置競爭力。晶圓製造上游連線著裝置與材料兩大支柱，下游通向封裝測試與系統級應用，構成高度專業化、全球化分工的產業鏈條。產能建設週期長達2–3年，加上終端需求存在強週期性，這一環節天然帶有明顯的“繁榮—低迷”交替特徵。

3 技術原理

現代CMOS邏輯晶圓製造常被歸結為“沉積—光刻—刻蝕”的迴圈復現，每一輪迴圈在晶圓上增加或移除特定材料，最終形成立體電路結構。典型流程可抽象為：

[矽片清洗] → [熱氧化/爐管生長SiO₂] → [光刻膠塗布、軟烘]
      ↑                                          ↓
      │                               [曝光(DUV/EUV)]
      │                                          ↓
      │                                [曝光後烘/顯影]
      │                                          ↓
      ├──── [刻蝕(幹法RIE/溼法)] ←── [硬掩膜開啟或直接刻蝕]
      │                                          ↓
      ├──── [光刻膠去除/清洗] → [線上檢測/量測]
      │                                          ↓
      └── [離子注入/退火] ←── [CVD/ALD 薄膜沉積] ←── [CMP 平坦化]

3.1 光刻

光刻將掩模版上的電路圖案投影到塗有光刻膠的晶圓表面，解析度由瑞利判據支配：R = k_1 \lambda / text(NA)。\lambda為光源波長（ArF浸沒式193 nm，EUV 13.5 nm），NA為投影物鏡數值孔徑。先進節點通過多重曝光（LELE、自對準雙重/四重圖形SADP/SAQP）、相移掩模以及高NA EUV（0.55 NA）等手段突破單次曝光極限，實現十幾奈米甚至更小的半節距圖形。套刻精度是光刻的核心挑戰之一，典型要求不超過單次曝光解析度的1/5，在3 nm節點已逼近2 nm以下。

3.2 刻蝕

幹法等離子體刻蝕通過物理濺射與化學反應協同作用，高選擇性地去除未受保護的薄膜。現代FinFET的鰭形成、柵極側牆刻蝕、深寬比接觸孔開口等均依賴極高各向異性的等離子體工藝。原子層刻蝕（ALE）可在亞奈米尺度實現逐層去除，在奈米片（nanosheet）溝道釋放等工序中已開始應用，用於避免溝道損傷。

3.3 薄膜沉積

化學氣相沉積（CVD）和原子層沉積（ALD）用於生長氧化矽、氮化矽、高κ介質、金屬柵疊層、low-κ層間介質等。ALD憑藉自限制表面化學反應實現單原子層的膜厚精度，並能在高深寬比通孔中達成近乎完美的保形覆蓋，在HKMG、奈米片間隔層等環節不可或缺。物理氣相沉積（PVD）則主要用於金屬籽晶層和硬掩膜沉積。

3.4 離子注入與退火

摻雜劑（硼、磷、砷等）被加速後注入矽襯底指定深度，形成源漏和阱區。隨後通過快速熱退火（RTA）或毫秒級雷射尖峰退火啟用雜質並修復晶格損傷。隨著器件尺寸微縮，源漏接觸電阻成為瓶頸，材料端向選擇性外延生長（如SiGe源漏）和金屬矽化物最佳化演進。

3.5 化學機械拋光

化學機械拋光（CMP）通過拋光液化學腐蝕與磨粒機械研磨的協同作用實現晶圓表面全域性平坦化，是銅互連雙大馬士革工藝和多層堆疊的基礎。先進邏輯晶片的金屬層數可達15層以上，每增加一層互連至少對應一次CMP，其工藝均勻性與缺陷控制直接影響良率。

3.6 良率與缺陷控制

晶圓良率常用負二項式模型描述：Y = 1/(1+D_0 A/\alpha)^\alpha，其中D_0為致命缺陷密度，A為晶片面積，\alpha為聚簇因子。潔淨室需維持ISO Class 1級（每立方米空氣中≥0.1 μm顆粒不超過10顆），並通過光學/電子束缺陷檢測裝置實現全流程監控。先進製程在爬坡期良率通常較低，進入穩態後先進邏輯產品良率目標在90%以上（台積電在2023年技術論壇曾表示N3良率已“良好”，但未揭露具體數值，公開資料未見精確產能良率百分比）。

4 關鍵引數

• 製程節點（nm）：市場對標使用的技術代際標籤，自20 nm以下已不再對應任何單一物理柵極長度，而是等效效能密度的營銷符號。
• 晶圓尺寸：300 mm是先進邏輯與儲存器主力尺寸；200 mm仍大量用於模擬、功率、MEMS等成熟與特色工藝。SEMI在2023年報告中指出，全球200 mm晶圓廠數量已超過220座。
• 電晶體密度（MTr/mm²）：衡量整合度的核心指標。以台積電公開資料為例，N5節點約171 MTr/mm²，N3節點約215 MTr/mm²（來源：台積電2022年技術論壇）。
• 晶圓良率：晶圓上可出貨良品晶片佔比，決定單顆製造成本。
• 裝置綜合效率與週期時間：裝置可用度（Uptime）與晶圓在產線中的流通時間（Cycle Time）是衡量工廠運營效率的關鍵引數。
• 套刻精度（On-Product Overlay）：多層光刻之間的對準誤差，直接制約圖形密度。
• 缺陷密度（D₀）：每平方釐米致命缺陷數，先進製程成熟後通常控制在個位數/平方釐米以下。

5 技術路線

5.1 製程演進史

• 1960‑1970年代：1–2英寸晶圓，雙極/PMOS為主，10 μm節點，接觸式光刻。
• 1980年代：4–6英寸晶圓，CMOS確立主流，g線/h線光刻，步進投影曝光，節點從2 μm演進至0.8 μm。
• 1990年代：8英寸（200 mm）晶圓普及，CMP引入量產，銅互連取代鋁（IBM 1997年），i線/KrF（248 nm）光刻，0.35 μm → 0.18 μm。
• 2000年代：12英寸（300 mm）晶圓上線，ArF（193 nm）光刻，應力矽、高κ/金屬柵（Intel 45 nm，2007年），浸沒式光刻將半節距極限推至約40 nm。
• 2010年代：FinFET三維電晶體（Intel 22 nm，2011年），多重曝光（SADP/SAQP），EUV光刻於2019年在7 nm+節點進入量產。
• 2020年代迄今：5 nm/3 nm量產，高NA EUV交付並投入預生產，背面供電（Intel PowerVia）、互連材料換用釕/鈷等革新引入，奈米片全環繞柵極（GAA）開始替代FinFET。

5.2 不同製程路線量化對比

維度	成熟製程（≥28 nm）	先進製程（16/14 nm 至 7 nm）	前沿製程（<7 nm）
典型光刻技術	ArF浸沒式+雙重曝光（28 nm），KrF/ArF乾式（≥40 nm）	ArF浸沒式+多重曝光 / EUV單次	EUV + 高NA EUV + 多重曝光
電晶體結構	平面MOSFET	FinFET	FinFET / 奈米片GAA
晶圓尺寸	200 mm為主，部分300 mm	300 mm	300 mm
金屬互連層數	≤10 層	12~15 層	15 層以上
關鍵技術材料	SiO₂/SiOF介質，鋁/銅線	low-κ介質，銅互連	ultra low-κ，鈷蓋/釕線
單片晶圓成本（估）	數百美元	數千美元	數千至上萬美元

注：單片晶圓成本為基於行業典型值的定性對比，精確數字因產品結構、產能利用率及良率差異顯著，且包含折舊、人工、材料等全成本口徑（來源：IC Knowledge 2023年分析中對先進製程成本的估算趨勢）。

6 上游

6.1 核心材料

• 矽片：全球主要供應商為信越化學（Shin-Etsu）、SUMCO、環球晶圓（GlobalWafers）、Siltronic。據SEMI統計，2022年全球矽晶圓出貨面積約147億平方英寸，創歷史新高，2023年受行業下行影響有所回落。
• 光刻膠與配套化學品：東京應化（TOK）、JSR、信越化學、住友化學、杜邦等為先進製程主要供應商；EUV光刻膠目前由日系廠商主導。
• 光掩模：Toppan、Photronics、大日本印刷（DNP）佔據重要份額；自產掩模先進的代工廠如台積電亦內部供應。
• CMP耗材：拋光液與拋光墊主要由Versum（現為默克旗下）、Fujimi、杜邦、CMC Materials等提供。
• 電子特氣與前驅體：林德集團、液化空氣、大陽日酸、SK Specialty等。高純氟碳類氣體、矽烷、鍺烷等用於沉積、刻蝕。
• 濺射靶材：日礦金屬、Honeywell、東曹等。

6.2 關鍵裝置

• 光刻機：ASML在EUV領域居獨家供應地位，2023年交付42臺EUV系統（來源：ASML 2023年第四季度及全年財報），高NA EUV（TWINSCAN EXE:5000）已於2023年末向英特爾等客戶交付首臺；DUV浸沒式主要由ASML和尼康提供。
• 刻蝕與沉積裝置：應用材料、科林研發半導體（Lam Research）、東京電子（TEL）三強主導；介質刻蝕、導體刻蝕、ALD/CVD各有側重。
• 離子注入機：應用材料（Varian）與亞舍立（Axcelis）佔主要份額。
• CMP裝置：應用材料與荏原製作所（Ebara）為前兩大供應商。
• 量測與檢測裝置：科磊（KLA）在明暗場缺陷檢測、套刻量測等領域領先；日立高新、應用材料亦參與。
• 塗膠顯影裝置：東京電子的Clean Track系列在先進節點佔據高份額。

據SEMI《全球半導體裝置市場統計報告》，2022年全球半導體裝置銷售額達1074億美元，2023年下降至約1009億美元，行業隨晶圓廠資本支出週期性調整。SEMI另外預測，2024年全球晶圓廠裝置支出將回升至約970億美元，2025年進一步增長至1120億美元（來源：SEMI World Fab Forecast, 2024年3月）。

7 下游

晶圓製造輸出的是帶有完整晶片陣列的晶圓，需經封裝測試才能成為終端可用的積體電路。

• 先進封裝：隨著晶片效能提升，封裝環節正逐漸前移並與製造技術深度融合。台積電的CoWoS（Chip on Wafer on Substrate）、InFO（整合扇出型封裝）等2.5D/3D封裝平台，已成為高效能AI加速器的標配。這些封裝技術直接在晶圓級進行，模糊了傳統制造與封裝的界限。
• 傳統封裝與測試：打線封裝、覆晶封裝等仍廣泛用於汽車、工業、消費電子等領域。封測廠如日月光（ASE）、安靠（Amkor）、長電科技等構成重要下游夥伴。
• 終端應用：下游覆蓋資料中心/伺服器、PC、智慧手機、汽車電子（尤其電動化與ADAS）、工業IoT、5G基礎設施等。AI訓練對先進邏輯和HBM（高頻寬儲存器）的需求在2023年顯著拉動晶圓廠高階產能利用率。

8 受益公司

以下所列為晶圓製造產業鏈中有代表性地位的企業，不構成任何投資建議。

• 台積電（TSMC）：全球最大純晶圓代工廠，據TrendForce統計，2023年第四季度佔據全球代工市場約61.2%的營收份額，領先優勢明顯。N3系列製程在2023年量產後於下半年貢獻顯著營收，N2節點計劃於2025年量產（來源：台積電2023年第四季度法說會）。
• 三星電子（Samsung Electronics）：兼營IDM邏輯與代工業務，7 nm及以下節點採用EUV，在3 nm節點率先採用GAA結構，但公開良率和外部客戶進展仍有限。三星2023年代工市場份額約11%（來源：TrendForce）。
• 英特爾（Intel）：推出“Intel Foundry”代工服務，2023年首次向外部客戶展示18A製程的0.9 PDK；通過PowerVia背面供電和RibbonFET（奈米片）等差異化技術，力爭在2 nm級節點重返領先地位。2024年2月宣佈與聯電合作開發12 nm製程平台。
• 聯電（UMC）：放棄先進製程競賽後，聚焦28 nm及以上特色工藝和成熟製程，受益於顯示驅動、電源管理及MCU等需求。
• 格芯（GlobalFoundries）：聚焦FD-SOI、矽光、射頻及汽車級工藝，於2021年上市後持續獲得美系國防、車用客戶訂單。
• 中芯國際（SMIC）：中國大陸規模最大的晶圓代工廠，據TrendForce，其全球份額在2023年第四季度約為5.2%，受制於先進製程裝置出口管制，目前主要擴產聚焦於28 nm及以上成熟節點（來源：TrendForce “Press Center / 2024.03.12 全球前十大晶圓代工業者”）。
• 華虹半導體：以特色工藝平台（eNVM, BCD, IGBT等）為主，12英寸產線在逐步放量，2023年科創板上市後持續擴張功率與模擬產能。
• 裝置與材料公司：ASML、應用材料、科林研發半導體、東京電子、科磊、信越化學、SUMCO等，因直接受益於晶圓廠資本支出擴張而受到產業分析師廣泛關注。

9 市場規模

晶圓製造的市場規模可從代工營收、晶圓廠裝置支出和矽晶圓出貨等多個維度進行刻畫。

9.1 代工營收

據TrendForce資料，2023年全球前十大晶圓代工廠合計營收約為1175億美元，年減約13%（來源：TrendForce, 2024年3月新聞稿）。台積電2023年全年營收約為693億美元（年增率下降8.7%），但憑藉先進製程優勢，在整體衰退中盈利能力仍維持高位。

9.2 晶圓廠裝置支出

SEMI World Fab Forecast資料顯示，2023年全球晶圓廠裝置支出約為1009億美元，較2022年的1074億美元下滑約6%；預計2024年恢復增長至約970億美元（此處引用SEMI 2024年3月預測的實際數值可能存在更新；請以SEMI最新季度釋出為準。如SEMI 2023年12月預測2024年裝置支出為960億美元左右，2025年超過1100億美元）。這一數字直接反映全球晶圓製造產能擴張的節奏。

9.3 矽晶圓出貨

SEMI矽產品製造商小組（SMG）報告，2022年全球矽晶圓出貨面積達147億平方英寸的歷史峰值，2023年降至約127億平方英寸，年增率下滑13.5%；2024年有望隨著半導體景氣度恢復而反彈（來源：SEMI SMG, 2024年2月）。

9.4 區域產能分佈

全球半導體產能地理分佈高度不均衡。據IC Insights（現TechInsights）2022年的統計，中國臺灣佔全球晶圓產能約21%，韓國約20%，日本約15%，中國大陸約16%，美國約12%，歐洲約5%。先進製程（<10 nm）產能則92%集中於中國臺灣，8%在韓國（來源：BCG/SIA報告“Strengthening the Global Semiconductor Supply Chain in an Uncertain Era”, 2021年4月；更近的資料公開資料未見精確更新，但結構未發生根本變化）。

10 玩家對比

維度	台積電	三星電子	英特爾	聯電/格芯/中芯國際等
商業模式	純晶圓代工	IDM + 代工	IDM → 開放代工	純代工（部分IDM特色工藝）
最先進量產節點	3 nm FinFET (N3)	3 nm GAA	Intel 4 (7 nm級)	14 nm / 28 nm
下一代關鍵里程碑	N2 (奈米片GAA) 2025年量產	SF3/SF2 持續改善	Intel 3 / 18A (2024–2025)	多在12–28 nm區間最佳化平台
EUV部署	最廣泛	較廣	較晚但加快	有限或未使用
主要客戶	Apple、AMD、輝達、高通等	三星LSI、高通（部分）、外部客戶有限	英特爾自身，及尋求代工的客戶	多元化，模擬、汽車、IoT等
資本支出 (2023)	~304億美元	約53.1萬億韓元 (~400億美元)	~257億美元	相對較小，各有擴產計劃

注：資本支出資料分別來源台積電2023年報、三星電子2023年第四季度財報（2023年資本支出約53.1萬億韓元，按當年平均匯率摺合約400億美元，含儲存）、英特爾2023年度報告（257億美元淨資本）。所有資料均為公司已揭露的已審計或管理層報告數字，精確到近似檔位。

11 風險

• 週期性波動與產能過剩：晶圓製造建廠週期長，產能開出時常與市場景氣度錯配。2019年與2023年的下行週期中，成熟製程產能利用率一度降至70%左右；而全球各地大規模補貼建廠若導致成熟產能集中釋放，2025–2026年間可能出現區域性產能過剩風險（OECD 2023年半導體政策研討檔案中提及此關切）。
• 先進製程技術風險：向GAA、背面供電和高NA EUV轉進的研發和量產爬坡存在眾多未知，良率可能長時間不及預期，拖累企業盈利能力。
• 地緣政治與出口管制：美國、日本、荷蘭聯合對先進半導體裝置與技術的出口管制，限制了部分企業獲取EUV及先進DUV裝置的能力；供應鏈本地化趨勢可能推高全球平均製造成本，並導致部分節點產能重複建設。
• 成本膨脹與資本回報率：登納德縮放定律失效後，每一代新制程的晶圓成本不再必然下降，先進效能節點面臨“成本上升、效能增益遞減”的窘境。晶圓廠單廠投資動輒超過200億美元，資本回報率對摺舊和稼動率高度敏感。
• 環境與能源約束：先進晶圓廠耗水耗電量極大，超純水、電力供應穩定性以及碳減排目標都可能成為新廠選址和運營的限制因素。以台積電為例，其2022年企業社會責任報告揭露單位產品用水量雖有下降，但總用水量隨產能擴大而持續上升，乾旱和水資源分配問題已成為運營風險。

12 誤讀糾偏

• 誤讀一：“7 nm/5 nm/3 nm是電晶體實際柵極長度。” 自20 nm節點之後，節點名稱已演變為等效效能密度的市場代號，不再與任何物理尺寸嚴格對應。5 nm節點的接觸柵極節距約為50 nm，鰭片間距約28 nm，均遠大於5 nm。

• 誤讀二：“所有先進晶片都需要EUV光刻機。” 大量晶片（汽車MCU、電源管理IC、MEMS感測器等）在28 nm及以上成熟節點製造，僅使用DUV光刻即可；只有前沿邏輯晶片（手機AP、高效能CPU/GPU）和部分先進DRAM才需要使用EUV。

• 誤讀三：“只要買到最好的光刻機，就能製造出先進晶片。” 光刻僅是數百道工序中的一環。刻蝕、薄膜沉積、CMP、量測檢測以及工藝整合的知識積累（“recipe”）同等重要。缺乏長期工藝工程經驗和高良率製造能力，空有裝置無法量產盈利。成熟良率的達成往往需要數年磨合。

• 誤讀四：“晶圓製造僅是單純‘代工’，技術含量低於晶片設計。” 現代晶圓製造需要將材料科學、等離子體物理、光學、精密機械和人工智慧等多學科融合，是名副其實的尖端製造工程。尤其先進製程的DTCO（設計工藝協同最佳化）要求製造端深度參與晶片架構定義，原“無晶圓設計公司只需交付GDSII”的模式已演變為深度雙向互動。

13 最新事件

• 高NA EUV里程碑：ASML於2023年12月向英特爾交付首臺高NA EUV光刻機（EXE:5000）；英特爾計劃於2024年開始組裝使用，2025–2026年用於18A後的節點量產（來源：ASML與英特爾官方新聞稿）。
• 台積電全球擴產：台積電日本熊本廠（JASM, 22/28 nm及12/16 nm）已於2024年2月開幕，德國德累斯頓合資廠（ESMC, 主要為汽車/工業晶片）規劃中；美國亞利桑那州4 nm工廠預計2025年量產，3 nm廠推遲至2027–2028年（來源：台積電2023年第四季度法說會）。
• 中國大陸成熟產能擴張：受裝置限制影響，中國大陸企業在先進製程上受阻，但大規模採購非美系及日系成熟裝置，推動28 nm及以上產能快速擴張。TrendForce 2024年初指出，中國大陸2023年晶圓代工產能全球佔比提升，且2024年仍有望擴大。
• 三星GAA進展：三星在2024年第一季度財報中表示，其第二代3 nm GAA工藝（SF3）完成了產品流片，正努力提升良率和爭取外部客戶。
• 背面供電網路商業化：英特爾宣佈PowerVia將在Intel 20A/18A節點上實現量產，台積電也表態將背面供電技術用於未來節點，暗示行業正加速解決互連電阻瓶頸。
• 汽車與工業晶片結構性調整：2023–2024年，部分成熟製程產能從緊缺轉為區域性過剩，德州儀器、意法半導體等IDM表示汽車晶片庫存已恢復至合理水平，這導致部分代工客戶的成熟節點訂單出現修正。

14 追蹤指標

• 全球半導體裝置銷售額及B/B值（訂單出貨比）：SEMI與日本半導體裝置協會（SEAJ）每月公佈，B/B值>1表明景氣擴張，<1表明收縮。
• 晶圓廠產能利用率：各代工廠每季度揭露產能利用率，成熟製程90%以上為高度緊張，75%以下往往意味獲利承壓。
• 前十大晶圓代工廠營收及增速（TrendForce按季釋出）：反映行業總需求與份額變化。
• 矽晶圓出貨面積（SEMI SMG按季釋出）：先行指標，晶圓廠採購矽片量預示未來2–3個月產出。
• 先進製程營收佔比：以台積電為例，其季度報告中會公佈7 nm及以下製程佔營收比重，是技術變現能力的關鍵訊號。
• 資本支出展望：台積電、三星、英特爾、SK海力士等IDM/代工廠的年度資本支出計劃，直接影響裝置與材料市場預期。
• EUV裝置交付量與安裝基數：ASML每季度揭露EUV系統交付和積壓訂單，該資料代表未來先進產能擴張節奏。
• 地緣政策動態：美國CHIPS法案撥款進度、荷蘭/日本出口管制清單更新、各國本地化補貼政策變化等。
• 晶圓代工ASP（平均銷售價格）趨勢：先進製程晶圓ASP持續走高，成熟製程ASP則可能在供應充裕時承壓。

15 信源

• SEMI（國際半導體產業協會）產業報告與統計資料：https://www.semi.org
• ASML光刻技術與財務報告：https://www.asml.com/en
• 台積電技術路線圖與季度法說會材料：https://www.tsmc.com
• TrendForce「全球前十大晶圓代工業者」與儲存器/代工市場季度分析：https://www.trendforce.com
• TechInsights（原IC Insights）工藝分析與市場資料：https://www.techinsights.com
• 國際電子器件會議（IEDM）及VLSI技術研討會論文：IEEE Xplore
• BCG (Boston Consulting Group) / SIA 全球半導體供應鏈報告 (2021)
• 英特爾、三星電子、聯電、中芯國際等公司定期財務報告與技術揭露
• OECD “Measuring distortions in international markets: the semiconductor value chain” (2023)
• 教科書與參考書：S. M. Sze《半導體器件物理》；S. A. Campbell《微電子製造工程》；P. Van Zant《晶片製造——半導體工藝製程實用教程》