晶圆级封装

1. 3 秒看懂

一句话定义：在整片晶圆尚未切割成单颗芯片之前，直接在晶圆上完成再布线、植球、模封等“封装”工序，使最终封装体尺寸与裸芯片几乎相当，实现“芯片即封装”。

一句话原理：利用前道半导体的光刻、刻蚀、电镀等高精度工艺，将芯片内部的微细触点“重新布线”到适合外部连接的焊球位置，省去传统封装所需的引线、基板等中间层。

核心价值：更小、更薄、更高 I/O 密度、更优电气性能、大批量时单颗成本更低。是延续“后摩尔时代”系统性能增长的关键技术底座。

2. 3 分钟产业解释

想象生产整版巧克力：传统封装是先把整板巧克力掰成一颗颗，再为每一颗单独包装（装纸托、套外壳）。晶圆级封装（WLP）则是先在整板巧克力上完成所有装饰和包装步骤，最后再切开——每一颗切下时已是成品。

这一“先封装、后切割”的模式带来革命性变化：

1. 极致尺寸：封装体投影面积≈裸芯片面积，厚度可削薄至数百微米，满足 TWS 耳机、智能手表、折叠屏手机对空间的苛刻要求。
2. 性能跃升：信号从芯片触点经再布线层到焊球的互连路径只有微米级，寄生电阻/电容/电感远小于传统引线键合，支持更高频率、更低延迟和功耗。
3. 批量成本优势：整片晶圆一次处理所有芯片，效率远高于逐颗作业；当产量达到数亿颗级别时，单颗封装成本可降低 30%–50%（与传统 QFN/BGA 相比，代工厂与 OSAT 综合公开数据）。
4. 集成平台：WLP 是扇出型封装（FOWLP）和 2.5D/3D 异构集成（Chiplet）的物理基础——没有晶圆级再布线层（RDL），就无法在一个封装内高密度互连多个芯粒。

目前，WLP 已从最初用于电源管理、射频前端等小芯片，拓展至手机应用处理器、数据中心 AI 加速器（GPU/NPU）、自动驾驶计算平台等高复杂度场景。

3. 技术原理

WLP 的本质是将后道封装制造提升至前道工艺精度，在晶圆上直接构建微米级互连网络。核心流程包括：

1. 前道芯片制造与 KGD 筛选 芯片在晶圆厂完成 FEOL（如晶体管）和 BEOL（片上互连）后，晶圆级测试（CP）筛选出已知良品芯片（Known Good Die, KGD）。WLP 的经济性高度依赖芯片良率——若在坏芯片上浪费封装成本，规模效益就会被侵蚀（因此 FOWLP 会重构只含 KGD 的载体晶圆）。

2. 再布线层（RDL）工艺 RDL 是 WLP 的“灵魂”。在晶圆表面旋涂/层压绝缘层（聚酰亚胺 PI、聚苯并噁唑 PBO 等），通过光刻开孔、物理气相沉积/溅射种子层、电化学镀铜形成线路，再用蚀刻去掉多余金属，构成一层或多层高密度互连。 先进 WLP 的 RDL 线宽/线距（Line/Space）已进入 2μm/2μm 及以下，接近某些成熟制程芯片的 BEOL 规格。台积电 InFO 技术所采用的细间距 RDL 可做到 L/S ≤ 2μm，为 μm 级凸点布线提供基础（2023 年台积电技术研讨会公开资料）。

3. 微凸点/铜柱制造 在 RDL 焊盘上制作焊接凸点或铜柱。铜柱因其在回流焊中不易塌陷、可实现更细间距（如 40μm–80μm pitch），成为先进 WLP 主流方案。铜柱高度、共面度直接决定封装与基板/PCB 连接的可靠性。

4. 重构晶圆（仅 FOWLP） 将良品芯片面朝下贴装在临时载体上，用环氧塑封料（EMC）填满芯片间隙并固化，形成人工扩大的“重构晶圆”。然后拆除临时载体，暴露芯片正面，在该平面上制作 RDL 和凸点。这样，焊球可以布置在芯片本身投影之外的塑封料区域（扇出），突破芯片面积对 I/O 数量的限制。

5. 晶圆切割与最终测试 封装完成的晶圆通过激光/刀轮切割分离为单颗封装体，再进行电气终测和外观检查。由于封装尺寸极紧凑，切割精度和低应力控制成为关键，避免芯片或 RDL 层损伤。

WLP 的互连结构示意：

        扇入型 WLP                    扇出型 WLP
      ┌──────────┐              ┌─────────────────┐
      │   焊球   │  (I/O在      │     焊球       │ (I/O可超出
      │          │   芯片内)    │                │  芯片边界)
      ├──────────┤              ├─────────────────┤
      │  RDL层   │              │    RDL层        │
      ├──────────┤    ←──芯片  ┌┴────────┐   ┌───┴────┐
      │  芯片    │             │ 塑封料 │ 芯片 │ 塑封料│
      └──────────┘             └────────┘   └────────┘

4. 关键参数

衡量 WLP 性能和成熟度的核心工程参数（典型值与前沿水平）：

数据来源：台积电技术研讨会 2023、日月光 2022 年技术白皮书、Yole Intelligence《Status of the Advanced Packaging 2023》公开摘要。细项数字可能因产品定制有所不同，部分为典型能力范畴。

5. 技术路线

根据 互连相对于芯片的位置 和 集成维度，WLP 技术谱系可划分为：

1. 扇入型晶圆级封装（Fan-in WLP, FIWLP）

   • 所有焊球落在芯片投影区域内
   • 制程最简单，成本最低
   • 适用于小尺寸、低 I/O 数的芯片（如电源管理 IC、MEMS、射频开关）
   • 2022 年全球 FIWLP 出货约数百万片晶圆当量，单价低但总量大（行业估算）。

2. 扇出型晶圆级封装（Fan-out WLP, FOWLP）

   • 又分为 先芯片（Chip-first） 和 后芯片（Chip-last）、面板级扇出（Panel Fan-out）等子路线
   • 可容纳数千个 I/O，支持多芯片集成
   • 代表性量产平台：台积电 InFO（移动 AP）、日月光的 FOCoS、安靠的 SWIFT
   • 2023 年已从移动领域扩展至高性能计算（HPC），如网络交换芯片、AI 推理芯片。

3. 2.5D 中介层封装（Silicon Interposer）

   • 使用硅中介层（带有 TSV 和 RDL）将多颗芯片并排互连
   • 台积电 CoWoS（Chip-on-Wafer-on-Substrate）是绝对主力，2023 年占据超 90% 的 AI 训练芯片 2.5D 封装份额（据 TechInsights 与公开供应链调研）。
   • 原本可归类为“先进 3D 封装”的前半段，但其核心晶圆级 RDL 和微凸点工艺与 WLP 一脉相承。

4. 3D 堆叠封装

   • 芯片垂直堆叠，通过 TSV 和混合键合实现极短互连
   • 如台积电 SoIC、英特尔 Foveros、三星 X-Cube
   • 其中混合键合（Hybrid Bonding）可以实现 <1μm 的互连间距，是 WLP 技术的终极形态之一。

路线演进逻辑：从“同尺寸封装节省空间” → “突破 I/O 限制” → “异构多芯片系统集成”，每一步都对 RDL 图形化精度、材料应力和热机械可靠性提出更高要求。

6. 上游

WLP 依赖高度精密的前道级别设备与专用材料，供应链近似于晶圆制造与封装测试的结合体。

设备

• 光刻机：RDL 图形化核心，i-line 和 KrF 步进式光刻机为主流。ASML、佳能、尼康占据绝大部分份额，国内上海微电子也在导入。2023 年 ASML 封装用光刻机（如 PAS 5500 系列）出货量超百台（ASML 年报）。
• 电镀设备：电化学沉积铜/锡银，实现 RDL 和凸点。应用材料（Applied Materials）、Lam Research、EBARA 等领先。
• 刻蚀与清洁：泛林集团（Lam Research）和东京电子（TEL）主导，干法刻蚀用于 RDL 种子层去除和通孔清理。
• 贴片/键合机：Besi、ASMPT 等提供芯片贴装、热压键合设备，用于重构晶圆和 Chip-on-Wafer 工艺。
• 检测与测量：KLA、Camtek、Onto Innovation 的自动光学检测（AOI）和 X 射线系统，检测 RDL 线宽、凸点共面度等。在先进 FOWLP 中，在线缺陷检测成本占设备支出可达 20%（KLA 2023 投资者日资料）。

材料

• 绝缘介质：聚酰亚胺（PI，如杜邦、宇部兴产）、PBO（日立化成/昭和电工）、环氧基光敏材料，要求低介电常数、高玻璃化转变温度和良好的光刻分辨率。
• 电镀化学品：铜电镀液、锡银电镀液，由陶氏化学、MacDermid Alpha、上村工业等提供，需匹配细间距和高均镀能力。
• 环氧塑封料（EMC）：Sumitomo Bakelite、Hitachi Chemical、Resonac（原昭和电工）是重构晶圆用高填充流动性 EMC 主要供应商。
• 临时键合材料：用于芯片面和载体粘合的临时粘合剂，需耐高温工艺且易解键合，Brewer Science、3M、TOK 等提供解决方案。

关键上游依赖：对于 ≤2μm L/S 的先进 RDL，高分辨率光刻胶和聚酰亚胺材料仍大量依赖日本与美国供应商。中国大陆材料自给率在 WLP 领域尤其薄弱，公开资料显示高精度 PI 和电镀液进口比例超过 80%（中国半导体行业协会 2022 年封装分册）。

7. 下游

几乎所有追求小型化与高集成度的电子系统都是 WLP 的受益者：

• 智能手机与可穿戴：应用处理器（AP）、基带、电源管理单元（PMU）、射频前端模组广泛使用 FIWLP 和 FOWLP。苹果 A 系列芯片自 2016 年起采用台积电 InFO 封装，贡献了 WLP 在消费电子大规模应用的标杆案例。
• AI 与高性能计算：AI 训练/推理 GPU、定制化 ASIC（如 Google TPU、AWS Trainium）、FPGA 依赖 CoWoS/类 CoWoS 2.5D 封装实现与 HBM（高带宽内存）的高速互连。2023 年 AI 芯片需求爆发，直接造成台积电 CoWoS 产能全年处于满载状态。
• 网络与通信：5G 基站芯片、数据中心交换芯片、光收发器中的驱动与放大芯片等，采用 FOWLP 以减少插入损耗并提供更高集成度。
• 汽车电子：ADAS 域控制器、毫米波雷达/激光雷达信号处理器、智能座舱 SoC 在有限体积内追求高可靠性，FOWLP 和 2.5D 封装渗透率快速上升。2024 年多家 Tier 1 厂商表示已量产或设计基于 FOWLP 的 ADAS 处理器（公开财报会议）。
• 工业与医疗：MEMS 传感器（麦克风、加速度计等）率先采用 FIWLP，体积和成本优势突出；便携式超声探头、胰岛素泵等也对微型封装有要求。

8. 受益公司

（本部分仅依据公开产能、技术布局与行业地位客观陈述，不做任何价值判断。）

代工厂/IDM（先进封装主力）

• 台积电：CoWoS（2023 年产出超 12 万片晶圆当量）与 InFO 家族是 AI/移动两大市场的核心封装平台。2024 年资本支出规划中，先进封装占比已达两位数，并宣布在竹南、中科、南科等多地扩产。
• 三星电子：通过 I‑Cube（2.5D）和 X‑Cube（3D）与 HBM 业务协同，为自家 Exynos 及部分外部客户提供合封服务，2023 年从英伟达获得部分 2.5D 封装订单消息频现行业报道。
• 英特尔：依靠 EMIB 和 Foveros，在自家 CPU/GPU 及代工客户芯片中推广先进封装，2024 年新墨西哥州 Fab 9 工厂专门制造 Foveros 产品。

OSAT（传统封装巨头向 WLP 升级）

• 日月光投控：全球最大 OSAT，2023 年先进封装与测试收入占比约 40%，FOCoS 等技术切入 HPC 供应链。
• 安靠：SWIFT 和 SLIM 扇出线出货，越南新工厂专注先进系统级封装（2024 年公告）。
• 长电科技：中国大陆最大 OSAT，具备 Fan-out、2.5D 中介层技术，主要服务国内 Fabless 与 IDM。
• 通富微电、华天科技：扇入型 WLP 大规模量产，逐步切入 FOWLP，受益于国产替代。

设备与材料商

• ASML：封装用 i-line/KrF 光刻机核心供应商；先进 RDL 所需的分辨率推动其新设备导入。
• 应用材料、泛林、KLA：沉积、刻蚀、检测全链条受益。
• Besi、ASMPT：高精度固晶/热压键合设备，尤其在 Chip-on-Wafer 中占据重要份额。
• 日本材料商（Resonac、Sumitomo Bakelite 等）：塑封料、绝缘材料、电镀液长期占优。

9. 市场规模

全球市场体量（参照 Yole Intelligence 2024 年发布《Status of the Advanced Packaging Industry 2024》要点，原报告数据需付费，此处引用公开摘要）：

• 2023 年全球先进封装市场收入约 378 亿美元，其中晶圆级封装（扇入+扇出）与 2.5D/3D 封装合计估计约 120–130 亿美元。
• 预计到 2029 年先进封装市场将达 695 亿美元，CAGR 约 10.7%；晶圆级封装子集增长更快，扇出与 2.5D/3D 封装 CAGR 在 15%–20% 区间。

AI 驱动的结构变化

• 台积电 2023 年法说会表示，其先进封装部门 2023 年收入约 60 亿美元以上，CoWoS 占比过半。预计 2024 年先进封装营收将再增长超 20%。
• 据行业测算，2023 年全球 AI 芯片领域的 2.5D/3D 封装需求约占据先进封装总产能的 30%–35%，到 2025 年该比例可能提升至 50%。

产能扩张

• 台积电 CoWoS 月产能：从 2023 年初约 1.2 万片晶圆，年底扩至约 1.8 万片，2024 年底目标超过 3.5 万片（路透社 2024 年 3 月引述知情人士）。
• 日月光、安靠、力成、长电等 OSAT 2023–2024 年合计宣布在扇出和 2.5D 封装上追加资本开支超 50 亿美元（各公司财报指引）。面板级扇出（Panel Fan-out, PLO）旨在将基板面积扩大至 600 mm×600 mm，有望大幅降低单颗成本，多家已在 2023–2024 年启动量产，但良率和设备配套仍处爬坡期。

中国市场

• 中国大陆先进封装市场 2023 年约 68 亿美元（中国半导体行业协会封装分会估算），其中晶圆级封装占比约 25%，增长动力来自 5G 基站芯片、国产 CPU/GP-GPU 以及汽车电子。
• 产能扩张受到光刻机、先进 RDL 材料等约束，但长电、通富、华天等正通过国内设备替代和自主研发逐步扩大扇出产能。

注：上述市场规模为产业机构估算值，不同统计口径（如是否计入硅中介层收入）可能导致数值差异。

10. 玩家对比

（依据 2023–2024 财年公开披露的技术路线、产能和关键客户信息）

趋势：台积电凭借制程与封装捆绑服务获得先发优势；OSAT 在高性价比扇出和面板级扇出上寻求差异化；英特尔若成功开放代工封装服务，可能成为新变数。

11. 风险

1. 产能过剩与价格竞争风险 2023–2024 年激进的先进封装资本开支可能在 2025–2026 年集中释放。若 AI 芯片需求增速放缓，部分 2.5D/3D 封装可能出现产能过剩，导致代工价格下跌，侵蚀利润率。OSAT 领域传统封装价格战也可能向先进封装蔓延。

2. 地缘政治与设备材料禁运 WLP 所需的先进光刻机、高纯度铜电镀液、PI 前驱体等仍由美日企业主导。地缘政治紧张可能限制中国大陆获取关键设备与材料，延缓扇出及 2.5D 封装产能爬坡速度。

3. 技术整合与良率挑战 重构晶圆工艺中芯片偏移、翘曲、塑封料填充空洞等问题会拉低良率。随着芯片尺寸增大和模塑料面积扩张，热机械应力引起的 RDL 断裂和焊点疲劳成为长期可靠性隐患。面板级扇出在 600 mm 大尺寸上实现均匀 RDL 和低翘曲仍是工程难题。

4. 标准化缺失与重复投资 Chiplet 互连标准（如 UCIe），虽然已发布，但各家的物理接口实现不统一，可能导致封装平台之间互不兼容，增加半导体系统集成成本，并可能造成部分专用封装产线利用率低下。

5. 人才稀缺 同时精通晶圆制造和封装工艺的高端工程师短缺，制约先进封装量产良率优化。尤其在亚太区以外（欧美努力发展本土封装），人才缺口更为突出。

12. 误读纠偏

• 误读1：“WLP 只适合小尺寸、低 I/O 的简单芯片” 实际：FIWLP 确实如此，但扇出型 WLP 通过重构晶圆已突破 I/O 和尺寸限制。台积电 InFO 封装苹果 A 系列手机 SoC 就是力证，其 I/O 数量远超传统封装。2.5D 中介层封装在原理上更是大规模晶圆级 RDL 的应用。

• 误读2：“WLP 一定比传统封装便宜” 实际：WLP 的成本优势在大批量（数亿颗）时才显著。对中小批量或高度定制化产品，额外的 RDL 和模塑工艺可能使单颗成本更高。CoWoS 这类先进封装因其稀缺性，每片晶圆报价高达数千美元（行业调研），远高于普通 BGA。

• 误读3：“先进封装就是 3D TSV 堆叠，WLP 层次较低” 实际：3D 堆叠依赖晶圆级高精度 RDL 形成互连基础，混合键合更是 WLP 技术的终极精密化。可以说，所有高性能 2.5D/3D 封装都是建立在晶圆级制造能力之上的。

• 误读4：“中国大陆在 WLP 领域可通过产能补贴迅速赶超” 实际：扇入型 WLP 虽已规模量产，但先进扇出和 2.5D 所需的 L/S ≤2μm RDL 设备、光刻胶、塑封料等仍面临获取限制，追赶难度远超单纯建设厂房。要实现技术自主，仍需较长时间研发和验证。

13. 最新事件

• 台积电 CoWoS 产能再超预期（2024 年 6 月）：董事长在年度股东会后表示，AI 芯片需求强劲，公司正将 CoWoS 产能 2025 年底目标进一步上调，可能触及 月产 5 万片（2024 年 TechSpot/Reuters 报道）。同时，计划在 2026 年引入 CoWoS-L 等下一代方案。
• 面板级扇出迎来量产里程碑（2023–2024 年）：日月光在内部技术论坛展示 600 mm×600 mm 面板级扇出的 RDL 样片，目标 2025 年导入客户端；Powertech（力成科技）亦与客户合作开发面板级扇出 PMIC。
• 三星获得 NVIDIA 2.5D 封装订单（2023 年，TheElec 等韩媒报道）：三星开始为 NVIDIA 部分 GPU 提供 2.5D 中介层封装服务，打破台积电独占格局。
• 安靠越南先进封装厂动工（2024 年）：投资约 16 亿美元，专注系统级封装和先进 WLP，计划 2025 年投产，是继中国、韩国之后又一亚洲制造枢纽。
• 长电科技与中国国内 CPU 企业深化 2.5D 合作（2024 年公告）：已完成某国产服务器 CPU 2.5D 封装方案的验证，预计 2025 年进入量产，是该领域国产替代的标志性事件。
• 混合键合商用：AMD 在 2023 年推出的某些消费级 3D V-Cache 处理器中已采用台积电 SoIC 混合键合，实现缓存与计算芯粒的直接堆叠，微凸点间距进入个位数微米。 （以上均依据公开报道或公司官方信息。）

14. 跟踪指标

要持续观察晶圆级封装产业的景气度与技术变迁，可追踪以下量化指标：

1. 台积电 CoWoS 月度晶圆产出：可通过其法说会和供应链调研估算。
2. 各 OSAT 先进封装资本支出（CapEx）及收入占比：日月光、安靠、长电科技等每季披露。
3. RDL 线宽线距量产节点：关注各公司技术论坛（台积电技术研讨会、ECTC 会议论文）。
4. 面板级扇出产线建设进度：是否有客户批量量产导入，可反映技术成熟度。
5. AI 服务器出货量与 HBM 位元需求：HBM 封装几乎全部搭配 2.5D 中介层方案，是先进封装需求先导指标。
6. 光刻机与高精度电镀设备交期与订单：可反映封装厂产能扩张节奏。
7. 车规/工规 WLP 认证进展：观察扇出封装在非消费领域的渗透率。
8. 主要材料价格与供应交货期：PI、铜靶材、电镀液价格走势，反映供应链紧张度。

15. 信源

行业报告与数据

• Yole Intelligence: Status of the Advanced Packaging Industry 2023, 2024.
• TechInsights: 封装拆解与工艺分析报告（苹果 A15/A16、NVIDIA A100/H100）。
• SEMI: World Fab Forecast 及 Advanced Packaging Facility 数据库。
• 中国半导体行业协会（CSIA）封装分会：《中国半导体封装测试产业市场分析报告（2023）》。

技术平台与标准

• 台积电技术研讨会 2023/2024 公开论文，官网 InFO、CoWoS、SoIC 介绍。
• 英特尔工艺与封装白皮书（EMIB, Foveros）。
• 日月光投控 2023 年报及法说会简报。
• UCIe 标准联盟官网 (uciexpress.org)。
• JEDEC 标准文件（JESD22 系列可靠性测试）。

公司财务及公告

• 台积电（TSM）、三星电子、英特尔年度报告/20‑F 文件（2023、2024 季度）。
• 日月光投控（3711.TW / ASX US）、安靠（AMKR）、长电科技（600584.SH）季度业绩资料。
• BESI、ASMPT、KLA 等设备厂商的投资者简报。

新闻与调查

• Reuters, Nikkei Asia, TheElec, TechSpot 的半导体产业报道。
• 《中国电子报》、《电子工程专辑》对半导体封装企业的采访与报道。

注：上述信源为行业公认信息载体指引，具体细节以各机构最新发布为准。文内所引数据已尽可能标注年份、口径和来源；个别细微制程参数因涉及客户保密协议，采用公开信息区间值述明。