晶圆对晶圆键合 (Wafer-to-Wafer Bonding)
3 秒看懂
一句话： 把两片已加工完成的晶圆面朝面（或面对面）精密对准、直接键合为一体，实现亚微米级垂直互连——它是芯片从”平面扩张”走向”立体堆叠”的核心工艺枢纽。
关键标签： 3D集成 · 混合键合 (Hybrid Bonding) · Chiplet · HBM · CIS · 后道封装
3 分钟产业解释
为什么现在突然重要？
摩尔定律放缓，单颗芯片面积逼近光罩极限（~800 mm²），性能提升越来越依赖”把更多晶体管堆起来”而非”把晶体管做更小”。晶圆对晶圆键合（W2W）正是实现这种立体堆叠的最精密手段：
- 逻辑+逻辑堆叠：TSMC SoIC、Intel Foveros 等方案的物理基础。
- 存储堆叠：HBM（高带宽存储器）的 DRAM 层间互连虽以 TSV + 微凸块为主流，但下一代方案正探索混合键合以进一步缩小间距、提升带宽密度。
- 图像传感器：Sony 在 CMOS Image Sensor (CIS) 中率先量产 W2W 混合键合，将像素阵列与逻辑电路分离到两片晶圆上，各用最优工艺，再键合为一体。
核心价值用数字感受
传统微凸块（Micro-bump）间距通常在 25–55 μm 量级；先进混合键合已可实现 <10 μm 间距，实验室演示已突破 1 μm [来源: imec 公开研究数据]。间距缩小一个数量级意味着互连密度提升两个数量级——这对 AI 芯片的片间带宽是质变。
15 分钟专家深入
W2W 在先进封装技术栈中的位置
先进封装可以粗分为”2.5D”和”3D”两大维度：
| 维度 | 代表技术 | 核心互连 | 键合方式 |
|---|---|---|---|
| 2.5D | CoWoS-S/L/R、EMIB | RDL 或硅中介层 + 微凸块 | 芯片到中介层（C2I） |
| 3D | SoIC、Foveros | 直接键合 + TSV | 晶圆对晶圆（W2W）或芯片对晶圆（D2W） |
W2W 是 3D 集成的”原生”键合方式——两片整张晶圆键合后再切割，适合芯片尺寸较小、产品标准化程度高的场景（如 CIS、特定 SRAM-on-Logic）。对于大面积芯片（如 GPU die），由于两片晶圆必须几乎完全重合才能保证足够多的良品键合对，W2W 的面积利用率劣势明显，此时更多采用 Die-to-Wafer (D2W) 方案。
混合键合 (Hybrid Bonding)——W2W 的最前沿形态
混合键合是当前 W2W 技术中最受关注的分支，其核心特征是同时实现金属-金属 (Cu-Cu) 和介电层-介电层 (SiO₂-SiO₂) 的原子级接触，无需传统焊料凸块：
┌─────────────────────────────────┐
│ 晶圆 A (顶) │
│ ┌─────┐ ┌─────┐ ┌─────┐ │
│ │Cu Pad│ │Cu Pad│ │Cu Pad│ │
│ └──┬──┘ └──┬──┘ └──┬──┘ │
│════╪════════╪════════╪═════════│ ← SiO₂-SiO₂ 介电键合面
│ ┌──┴──┐ ┌──┴──┐ ┌──┴──┐ │
│ │Cu Pad│ │Cu Pad│ │Cu Pad│ │
│ └─────┘ └─────┘ └─────┘ │
│ 晶圆 B (底) │
└─────────────────────────────────┘
键合流程（典型）：
1. CMP 化学机械平坦化 → 控制 Cu 凹陷(dishing) < 几nm
2. 表面活化 (Ar/O₂ 等离子体处理)
3. 室温预键合 (SiO₂-SiO₂ 范德华力 / 氢键)
4. 退火 (200–300°C) → Cu 热膨胀 → Cu-Cu 接触完成
关键工艺窗口：
- 对准精度 (Alignment Accuracy)：键合机台的对准精度需达到亚微米甚至纳米级。对于 <2 μm 间距的 Cu pad，overlay 精度通常需 < pad 间距的 1/5–1/3 [基于行业通用设计规则估算]。
- 表面粗糙度：键合前表面 RMS 粗糙度通常需 < 0.5 nm [imec/学术文献范围]。
- Cu 凹陷 (Cu recess)：CMP 后 Cu pad 相对 SiO₂ 面的凹陷量需精确控制，通常在几纳米量级，窗口极窄。
- 热预算：最终退火温度是关键约束，尤其对于顶层已含低 k 介质或已做 FEOL 的晶圆。200°C 左右的低温键合是当前工程热点。
D2W vs W2W 选型逻辑
| 维度 | W2W | D2W |
|---|---|---|
| 适用 die 面积 | 小 die（如 CIS pixel die） | 大 die（如 GPU、CPU） |
| 良品率影响 | 一对不良 = 两片报废（面积越大损失越大） | 单颗 die 不良可跳过 |
| 产能/吞吐 | 高（整片一次键合） | 较低（逐颗键合） |
| 对准精度 | 高（晶圆级精密平台） | 正在追赶，最新一代机台已接近 W2W |
| 成熟度 | 高（Sony CIS 已量产多年） | 发展中（TSMC SoIC 路线图重点） |
技术原理（最深一层）
1. 键合界面物理
混合键合本质上是一个两阶段固态焊接过程：
阶段一：室温预键合（介电层主导）
- SiO₂ 表面经等离子体活化后生成大量悬挂键（-OH 基团等）
- 两片晶圆对准后接触，表面 -OH 基团之间形成氢键
- 此阶段键合强度较弱，但足以维持晶圆对位置
阶段二：退火强化（金属主导）
- 升温至 200–300°C [典型范围，具体因工艺而异]
- Cu 热膨胀系数 (~17 ppm/°C) 大于 SiO₂ (~0.5 ppm/°C)
- Cu pad 膨胀量超过初始凹陷量 → 两个 Cu pad 之间发生塑性变形并形成金属键合
- 同时 SiO₂-SiO₂ 氢键脱水缩合转变为 Si-O-Si 共价键
Cu-Cu 键合形成示意（截面）：
退火前 (室温)： 退火后 (~250°C)：
┌──Cu──┐ ┌──Cu──────────Cu──┐
│ │ gap │ 扩散 + 塑变 │
└──────┘ └──────────────────┘
SiO₂ ═══════ SiO₂ SiO₂ ═══════════ SiO₂
┌──────┐ ┌──────────────────┐
│ │ │ 扩散 + 塑变 │
└──Cu──┘ └──Cu──────────Cu──┘
关键：Cu 膨胀量 ΔL = L₀ × 17e-6 × ΔT
若 pad 尺寸 1μm，ΔT=250°C → ΔL ≈ 4.25 nm
若初始 Cu recess 为 2-3 nm → 足以闭合间隙
2. 键合强度与缺陷机制
| 缺陷类型 | 成因 | 检测手段 |
|---|---|---|
| 界面空洞 (Void) | 颗粒污染、表面粗糙度不足、CMP 凹陷不均 | C-SAM 超声扫描、红外透射成像 |
| Cu-Cu 未接合 | Cu 凹陷过大、退火不足 | TEM 截面、电阻测量 |
| 对准偏移 | 机台精度不足、wafer 翘曲 | 键合后 X-ray / IR overlay 量测 |
| 裂纹 | 热应力、CTE 失配 | 声学显微镜、横截面 SEM |
3. 关键设备与供应链节点
- 键合机台 (Bonding Equipment)：主要供应商包括 EV Group (EVG)、SUSS MicroTec、Tokyo Electron (TEL)。高端 W2W 混合键合机台对准精度和工艺控制是核心壁垒。
- CMP：键合前晶圆表面的超精密平坦化由 Applied Materials、Ebara 等提供设备。
- 等离子体活化：键合前表面处理设备，通常集成在键合机台内或作为前道独立工序。
- 检测/量测：键合后缺陷检测（C-SAM、IR 显微镜、X-ray）由 Nordson Sonoscan、KLA 等供应。
技术演进史
| 时间线 | 里程碑 | 关键推动者 |
|---|---|---|
| 1990s | 最早的硅-硅直接键合（fusion bonding）研究 | 学术界（MIT、KTH 等） |
| 2000s | TSV 技术兴起，为 3D 堆叠奠定基础 | Sematech、imec |
| ~2011–2015 | Sony CIS 量产 W2W 混合键合（业界首个大规模量产） | Sony |
| ~2016–2018 | imec 系统发表 Cu/SiO₂ 混合键合关键工艺参数 | imec |
| ~2019–2020 | TSMC 推出 SoIC (System on Integrated Chips)，W2W + D2W 双模 | TSMC |
| ~2020–2021 | Intel Foveros 首代产品 (Lakefield) 出货 | Intel |
| ~2022–2023 | 键合间距向 <3 μm 推进；混合键合从 CIS 向 HBM / 逻辑扩展 | imec、各设备厂 |
| ~2024–2025 | 亚 1 μm 间距实验室验证；D2W 混合键合技术加速成熟 | 行业整体 |
技术路线对比
W2W 三大键合方式量化对比
| 指标 | 微凸块 + TSV (μ-bump) | 热压键合 (TCB) | Cu/SiO₂ 混合键合 |
|---|---|---|---|
| 典型互连间距 | 25–55 μm | 10–40 μm | <10 μm（先进节点 <3 μm） |
| 互连密度 | ~10²–10³ /mm² | ~10³–10⁴ /mm² | 10⁵–10⁶ /mm² [估算] |
| 键合温度 | >250°C (回流焊) | 200–300°C | 200–300°C（低温工艺 <200°C 是方向） |
| 电学性能 | 焊料电阻 > Cu | 焊料电阻 > Cu | Cu 直接接触，电阻最低 |
| 热性能 | 含聚合物底层填充 | 含底层填充 | 无焊料/聚合物层，热路径更短 |
| 成熟度 | 量产成熟 (HBM 等) | 量产中 | CIS 量产；逻辑堆叠正在导入 |
| 成本 | 中 | 中 | CMP + 高端键合机台成本高 |
上下游
上游：设备与材料
| 环节 | 关键供应方 | 市场特征 |
|---|---|---|
| 键合设备 | EV Group、SUSS MicroTec、TEL | 寡头格局，高端机台交付周期长 |
| CMP 设备 | Applied Materials、Ebara | 与前道 CMP 设备复用度高 |
| CMP 浆料 | DuPont (CMC)、Fujimi、JSR | 对 Cu/SiO₂ 选择性要求极高 |
| 检测设备 | KLA、Nordson Sonoscan、Camtek | 键合后缺陷检测是新增需求 |
| 晶圆材料 | 标准 Si 晶圆 | 供应充足 |
下游：应用终端
| 应用 | 状态 | 代表 |
|---|---|---|
| CMOS 图像传感器 | 大规模量产 | Sony、Samsung、OmniVision |
| HBM / 高带宽存储 | 探索引入混合键合（当前以 TSV + μ-bump 为主） | SK hynix、Samsung、Micron |
| 逻辑芯片 3D 堆叠 | 小规模量产 / 验证中 | TSMC (SoIC)、Intel (Foveros) |
| 异构 Chiplet 集成 | 开发中 | 与 UCIe 等 die-to-die 接口标准协同 |
| 功率器件 | 部分场景使用 | 电动汽车、工业 |
关键指标
产业研究可持续跟踪的量化指标：
| 指标 | 当前水平（量级） | 趋势 | 为什么重要 |
|---|---|---|---|
| Cu pad 间距 (pitch) | 量产 ~3–10 μm；实验室 <1 μm [imec] | 持续缩小 | 间距直接决定互连密度和可用带宽 |
| 对准精度 (overlay) | 量产 <200 nm；最先进 <100 nm | 持续改善 | 间距缩小则 overlay 预算等比缩小 |
| 键合良品率 | CIS 量产高；逻辑堆叠仍在爬坡 | 关键瓶颈 | 决定技术经济性 |
| 退火温度 | 200–300°C | 向 <200°C 推进 | 低温兼容更多 BEOL 工艺 |
| 晶圆翘曲 (bow/warp) | 需控制在微米级以内 | CMP 和薄膜应力管理是关键 | 翘曲直接影响键合对准 |
供需与市场数据
⚠️ 注意： W2W 键合目前没有独立的市场规模统计口径，通常包含在”先进封装”或”3D 封装设备”大类中。以下为行业引用较多的第三方估算，口径各异，请注意来源标注。
- 先进封装整体市场：Yole Group 在 2023 年前后发布的报告中估算先进封装市场 2028 年可达 ~780 亿美元 [Yole, Advanced Packaging Market Monitor, 口径含 2.5D/3D/fan-out 等]。
- 混合键合设备市场：EV Group 等厂商未单独披露该业务线营收。键合设备被视为先进封装设备中增速较快的子品类 [行业共识估算]。
- 产能建设：TSMC SoIC 产能建设在持续进行中，具体 W2W 产能数字未充分披露 [未充分披露]。
- Sony CIS：Sony 作为 W2W 混合键合最大量产用户，其 CMOS 图像传感器出货量长期位居全球第一，但具体键合产能数字未公开 [未充分披露]。
代表公司与资本映射
设备端（最直接受益）
| 公司 | 关键角色 | 上市地 | 备注 |
|---|---|---|---|
| EV Group (EVG) | 高端 W2W 键合设备龙头 | 非上市（奥地利私营） | 不可直接投资，但其设备放量利好供应链 |
| SUSS MicroTec | 键合设备第二梯队 | 德国 XETRA | 近年在混合键合设备领域加速追赶 |
| Tokyo Electron (TEL) | 综合设备龙头，键合设备为新品类 | 东京证交所 / OTC | 前道设备资源可向后道迁移 |
| Applied Materials | CMP 设备、键合相关设备 | NASDAQ: AMAT | 先进封装设备组合持续扩大 |
代工/封装端
| 公司 | 关键角色 | 关联技术 |
|---|---|---|
| TSMC | SoIC (W2W + D2W) 量产推进 | CoWoS、InFO |
| Intel | Foveros 3D 堆叠技术 | EMIB (2.5D) |
| Samsung | X-Cube 3D 封装探索 | 先进 HBM 封装 |
| Sony Semiconductor | CIS W2W 混合键合最大规模量产方 | 堆叠式 CIS 代工 |
封测/OSAT 端
| 公司 | 备注 |
|---|---|
| ASE / SPIL | 先进封装产能扩张，关注混合键合导入节奏 |
| Amkor | 先进封装能力持续建设 |
| JCET (长电科技) | 国内先进封装龙头 |
材料端
| 公司 | 关联 | 上市地 |
|---|---|---|
| DuPont (CMC Materials) | CMP 浆料 | NYSE: DD |
| Fujimi | CMP 浆料 | 东京证交所 |
| JSR | CMP 材料、光刻胶等 | 东京证交所 |
投资逻辑
核心命题
W2W 混合键合不是一个独立的大品类赛道，而是先进封装技术演进中”互连密度提升”这一主线的关键使能工艺。投资视角应放在：
- 设备先行：键合设备、CMP 设备厂商是最直接的技术红利受益方。随着混合键合从 CIS 向逻辑/存储扩展，设备需求呈结构性增长。
- TSMC SoIC 路线图兑现度：TSMC 的 SoIC 是目前代工端最明确的混合键合量产推进方向。其客户端导入节奏（AMD、Apple 等是否采用 SoIC 方案）是关键催化剂。
- HBM 技术迭代：HBM 每代位宽和堆叠层数都在提升。若未来 HBM 从 μ-bump TSV 转向混合键合，将打开巨大增量需求，但这一转变的节奏仍有不确定性。
- 国产替代：国内在键合设备、CMP 等环节仍存在明显差距，但政策驱动下有追赶动力。
风险因素
- 技术导入不及预期：逻辑芯片 3D 堆叠的良率和成本仍待验证。
- 设备高度集中：EVG 等少数厂商占据主导，产能瓶颈可能限制下游推进速度。
- 技术替代：D2W 混合键合可能在部分场景取代 W2W，改变竞争格局。
常见误读纠偏
误读 1：“混合键合 = TSV”
纠偏： TSV（硅通孔）是穿透硅衬底实现上下层电气互连的结构/工艺；混合键合是一种界面连接方式（Cu-Cu + 介电层同时键合）。两者常搭配使用但本质不同。TSV 可以配合微凸块，也可以配合混合键合。混合键合的目标之一恰恰是减少甚至消除对传统 TSV + 凸块的依赖。
误读 2：“W2W 键合已经广泛用于 HBM 生产”
纠偏： 当前量产 HBM（如 HBM3E 等）的 DRAM 层间堆叠主要依靠 TSV + 微凸块 (μ-bump) 工艺，不是 W2W 混合键合。混合键合在 HBM 场景尚处于探索/早期验证阶段。将其与 HBM 现有量产工艺混为一谈会造成技术认知偏差。
误读 3：“W2W 比 D2W 更好/更先进”
纠偏： W2W 和 D2W 是互补关系，不存在绝对优劣。W2W 吞吐量高但受 die 面积和良率制约；D2W 灵活性更高但工艺复杂。TSMC SoIC 同时支持两种模式，按客户产品特征选择。未来趋势是 D2W 混合键合技术成熟度提升后，其适用范围可能进一步扩大。
误读 4：“混合键合间距越小越好，没有代价”
纠偏： 间距缩小的同时，对 CMP 平坦度、对准精度、表面清洁度的要求呈超线性增长。间距从 10 μm 缩到 1 μm，设备和工艺成本会显著上升，良率管理难度倍增。在特定应用场景下，较大的间距配合成熟工艺可能更经济。
学习路径
入门 (1-2h)
├── imec 官网科普文章搜索 "hybrid bonding"
├── TSMC Technology Symposium 演讲录播（每年更新 SoIC 进展）
└── "3D InCites" 网站行业综述
进阶 (4-8h)
├── imec 论文: "High density Cu-SiO2 hybrid bonding" 系列
├── IEEE ECTC / ECTC 会议论文 (每年键合技术 track)
├── TSMC / Intel / Samsung 技术日 keynote 中的 3D 集成章节
└── Yole Group "Advanced Packaging" 报告（付费）
深入 (持续)
├── EV Group / SUSS MicroTec 白皮书（设备工艺窗口详解）
├── IEEE IEDM 论文（键合界面物理、电学表征）
├── 关注 SEMI / ECTC 年度会议最新进展
└── 跟踪 TSMC 季度法说会 SoIC 相关 comment
一句话总结
晶圆对晶圆键合（特别是 Cu/SiO₂ 混合键合）是芯片从”平房”变”楼房”的核心建筑工艺——它不生产晶体管，但它决定了晶体管之间能以多密、多快、多省地”握手”，是 AI 算力架构从单芯片走向异构堆叠的底层使能技术。
延伸阅读与来源
- imec — 混合键合技术研究领导者，大量公开论文和科普材料。搜索 “imec hybrid bonding”。
- IEEE ECTC (Electronic Components and Technology Conference) — 每年键合技术论文最密集的会议。
- Yole Group — “Advanced Packaging Market Monitor”，包含 3D 集成市场规模预测（付费报告，口径需注意）。
- TSMC Technology Symposium — 年度技术更新，SoIC/W2W 进展官方口径来源。
- Intel Architecture Day / Intel Accelerated — Foveros 技术路线官方披露。
- Sony Semiconductor Solutions — 堆叠式 CMOS 图像传感器技术博客，展示 W2W 混合键合的成熟量产案例。
- 3D InCites (3dincites.com) — 行业媒体，3D 集成/先进封装垂直领域持续跟踪。
- SEMI — 先进封装设备市场数据发布。
本页所有技术参数描述基于公开学术文献、厂商技术日披露及行业通用认知。具体数字因厂商、工艺代次而异，投资决策请以厂商官方披露及付费行业报告为准。标注 [估算] 的数据为基于公开信息的合理推算，非精确统计。