晶圓對晶圓鍵合 (Wafer-to-Wafer Bonding)
3 秒看懂
一句話： 把兩片已加工完成的晶圓面朝面（或面對面）精密對準、直接鍵合為一體，實現亞微米級垂直互連——它是晶片從”平面擴張”走向”立體堆疊”的核心工藝樞紐。
關鍵標籤： 3D整合 · 混合鍵合 (Hybrid Bonding) · Chiplet · HBM · CIS · 後道封裝
3 分鐘產業解釋
為什麼現在突然重要？
摩爾定律放緩，單顆晶片面積逼近光罩極限（~800 mm²），效能提升越來越依賴”把更多電晶體堆起來”而非”把電晶體做更小”。晶圓對晶圓鍵合（W2W）正是實現這種立體堆疊的最精密手段：
- 邏輯+邏輯堆疊：TSMC SoIC、Intel Foveros 等方案的物理基礎。
- 儲存堆疊：HBM（高頻寬儲存器）的 DRAM 層間互連雖以 TSV + 微凸塊為主流，但下一代方案正探索混合鍵合以進一步縮小間距、提升頻寬密度。
- 影像感測器：Sony 在 CMOS Image Sensor (CIS) 中率先量產 W2W 混合鍵合，將畫素陣列與邏輯電路分離到兩片晶圓上，各用最優工藝，再鍵合為一體。
核心價值用數字感受
傳統微凸塊（Micro-bump）間距通常在 25–55 μm 量級；先進混合鍵合已可實現 <10 μm 間距，實驗室演示已突破 1 μm [來源: imec 公開研究資料]。間距縮小一個數量級意味著互連密度提升兩個數量級——這對 AI 晶片的片間頻寬是質變。
15 分鐘專家深入
W2W 在先進封裝技術棧中的位置
先進封裝可以粗分為”2.5D”和”3D”兩大維度：
| 維度 | 代表技術 | 核心互連 | 鍵合方式 |
|---|---|---|---|
| 2.5D | CoWoS-S/L/R、EMIB | RDL 或矽中介層 + 微凸塊 | 晶片到中介層（C2I） |
| 3D | SoIC、Foveros | 直接鍵合 + TSV | 晶圓對晶圓（W2W）或晶片對晶圓（D2W） |
W2W 是 3D 整合的”原生”鍵合方式——兩片整張晶圓鍵合後再切割，適合晶片尺寸較小、產品標準化程度高的場景（如 CIS、特定 SRAM-on-Logic）。對於大面積晶片（如 GPU die），由於兩片晶圓必須幾乎完全重合才能保證足夠多的良品鍵合對，W2W 的面積利用率劣勢明顯，此時更多采用 Die-to-Wafer (D2W) 方案。
混合鍵合 (Hybrid Bonding)——W2W 的最前沿形態
混合鍵合是當前 W2W 技術中最受關注的分支，其核心特徵是同時實現金屬-金屬 (Cu-Cu) 和介電層-介電層 (SiO₂-SiO₂) 的原子級接觸，無需傳統焊料凸塊：
┌─────────────────────────────────┐
│ 晶圓 A (頂) │
│ ┌─────┐ ┌─────┐ ┌─────┐ │
│ │Cu Pad│ │Cu Pad│ │Cu Pad│ │
│ └──┬──┘ └──┬──┘ └──┬──┘ │
│════╪════════╪════════╪═════════│ ← SiO₂-SiO₂ 介電鍵合面
│ ┌──┴──┐ ┌──┴──┐ ┌──┴──┐ │
│ │Cu Pad│ │Cu Pad│ │Cu Pad│ │
│ └─────┘ └─────┘ └─────┘ │
│ 晶圓 B (底) │
└─────────────────────────────────┘
鍵合流程（典型）：
1. CMP 化學機械平坦化 → 控制 Cu 凹陷(dishing) < 幾nm
2. 表面活化 (Ar/O₂ 等離子體處理)
3. 室溫預鍵合 (SiO₂-SiO₂ 範德華力 / 氫鍵)
4. 退火 (200–300°C) → Cu 熱膨脹 → Cu-Cu 接觸完成關鍵工藝視窗：
- 對準精度 (Alignment Accuracy)：鍵合機臺的對準精度需達到亞微米甚至奈米級。對於 <2 μm 間距的 Cu pad，overlay 精度通常需 < pad 間距的 1/5–1/3 [基於行業通用設計規則估算]。
- 表面粗糙度：鍵合前表面 RMS 粗糙度通常需 < 0.5 nm [imec/學術文獻範圍]。
- Cu 凹陷 (Cu recess)：CMP 後 Cu pad 相對 SiO₂ 面的凹陷量需精確控制，通常在幾奈米量級，視窗極窄。
- 熱預算：最終退火溫度是關鍵約束，尤其對於頂層已含低 k 介質或已做 FEOL 的晶圓。200°C 左右的低溫鍵合是當前工程熱點。
D2W vs W2W 選型邏輯
| 維度 | W2W | D2W |
|---|---|---|
| 適用 die 面積 | 小 die（如 CIS pixel die） | 大 die（如 GPU、CPU） |
| 良品率影響 | 一對不良 = 兩片報廢（面積越大損失越大） | 單顆 die 不良可跳過 |
| 產能/吞吐 | 高（整片一次鍵合） | 較低（逐顆鍵合） |
| 對準精度 | 高（晶圓級精密平台） | 正在追趕，最新一代機臺已接近 W2W |
| 成熟度 | 高（Sony CIS 已量產多年） | 發展中（TSMC SoIC 路線圖重點） |
技術原理（最深一層）
1. 鍵合介面物理
混合鍵合本質上是一個兩階段固態焊接過程：
階段一：室溫預鍵合（介電層主導）
- SiO₂ 表面經等離子體活化後生成大量懸掛鍵（-OH 基團等）
- 兩片晶圓對準後接觸，表面 -OH 基團之間形成氫鍵
- 此階段鍵合強度較弱，但足以維持晶圓對位置
階段二：退火強化（金屬主導）
- 升溫至 200–300°C [典型範圍，具體因工藝而異]
- Cu 熱膨脹係數 (~17 ppm/°C) 大於 SiO₂ (~0.5 ppm/°C)
- Cu pad 膨脹量超過初始凹陷量 → 兩個 Cu pad 之間發生塑性變形並形成金屬鍵合
- 同時 SiO₂-SiO₂ 氫鍵脫水縮合轉變為 Si-O-Si 共價鍵
Cu-Cu 鍵合形成示意（截面）：
退火前 (室溫)： 退火後 (~250°C)：
┌──Cu──┐ ┌──Cu──────────Cu──┐
│ │ gap │ 擴散 + 塑變 │
└──────┘ └──────────────────┘
SiO₂ ═══════ SiO₂ SiO₂ ═══════════ SiO₂
┌──────┐ ┌──────────────────┐
│ │ │ 擴散 + 塑變 │
└──Cu──┘ └──Cu──────────Cu──┘
關鍵：Cu 膨脹量 ΔL = L₀ × 17e-6 × ΔT
若 pad 尺寸 1μm，ΔT=250°C → ΔL ≈ 4.25 nm
若初始 Cu recess 為 2-3 nm → 足以閉合間隙2. 鍵合強度與缺陷機制
| 缺陷型別 | 成因 | 檢測手段 |
|---|---|---|
| 介面空洞 (Void) | 顆粒汙染、表面粗糙度不足、CMP 凹陷不均 | C-SAM 超聲掃描、紅外透射成像 |
| Cu-Cu 未接合 | Cu 凹陷過大、退火不足 | TEM 截面、電阻測量 |
| 對準偏移 | 機臺精度不足、wafer 翹曲 | 鍵合後 X-ray / IR overlay 量測 |
| 裂紋 | 熱應力、CTE 失配 | 聲學顯微鏡、橫截面 SEM |
3. 關鍵裝置與供應鏈節點
- 鍵合機臺 (Bonding Equipment)：主要供應商包括 EV Group (EVG)、SUSS MicroTec、Tokyo Electron (TEL)。高階 W2W 混合鍵合機臺對準精度和工藝控制是核心壁壘。
- CMP：鍵合前晶圓表面的超精密平坦化由 Applied Materials、Ebara 等提供裝置。
- 等離子體活化：鍵合前表面處理裝置，通常整合在鍵合機臺內或作為前道獨立工序。
- 檢測/量測：鍵合後缺陷檢測（C-SAM、IR 顯微鏡、X-ray）由 Nordson Sonoscan、KLA 等供應。
技術演進史
| 時間線 | 里程碑 | 關鍵推動者 |
|---|---|---|
| 1990s | 最早的矽-矽直接鍵合（fusion bonding）研究 | 學術界（MIT、KTH 等） |
| 2000s | TSV 技術興起，為 3D 堆疊奠定基礎 | Sematech、imec |
| ~2011–2015 | Sony CIS 量產 W2W 混合鍵合（業界首個大規模量產） | Sony |
| ~2016–2018 | imec 系統發表 Cu/SiO₂ 混合鍵合關鍵工藝引數 | imec |
| ~2019–2020 | TSMC 推出 SoIC (System on Integrated Chips)，W2W + D2W 雙模 | TSMC |
| ~2020–2021 | Intel Foveros 首代產品 (Lakefield) 出貨 | Intel |
| ~2022–2023 | 鍵合間距向 <3 μm 推進；混合鍵合從 CIS 向 HBM / 邏輯擴充套件 | imec、各裝置廠 |
| ~2024–2025 | 亞 1 μm 間距實驗室驗證；D2W 混合鍵合技術加速成熟 | 行業整體 |
技術路線對比
W2W 三大鍵合方式量化對比
| 指標 | 微凸塊 + TSV (μ-bump) | 熱壓鍵合 (TCB) | Cu/SiO₂ 混合鍵合 |
|---|---|---|---|
| 典型互連間距 | 25–55 μm | 10–40 μm | <10 μm（先進節點 <3 μm） |
| 互連密度 | ~10²–10³ /mm² | ~10³–10⁴ /mm² | 10⁵–10⁶ /mm² [估算] |
| 鍵合溫度 | >250°C (迴流焊) | 200–300°C | 200–300°C（低溫工藝 <200°C 是方向） |
| 電學效能 | 焊料電阻 > Cu | 焊料電阻 > Cu | Cu 直接接觸，電阻最低 |
| 熱效能 | 含聚合物底層填充 | 含底層填充 | 無焊料/聚合物層，熱路徑更短 |
| 成熟度 | 量產成熟 (HBM 等) | 量產中 | CIS 量產；邏輯堆疊正在匯入 |
| 成本 | 中 | 中 | CMP + 高階鍵合機臺成本高 |
上下游
上游：裝置與材料
| 環節 | 關鍵供應方 | 市場特徵 |
|---|---|---|
| 鍵合裝置 | EV Group、SUSS MicroTec、TEL | 寡頭格局，高階機臺交付週期長 |
| CMP 裝置 | Applied Materials、Ebara | 與前道 CMP 裝置複用度高 |
| CMP 漿料 | DuPont (CMC)、Fujimi、JSR | 對 Cu/SiO₂ 選擇性要求極高 |
| 檢測裝置 | KLA、Nordson Sonoscan、Camtek | 鍵合後缺陷檢測是新增需求 |
| 晶圓材料 | 標準 Si 晶圓 | 供應充足 |
下游：應用終端
| 應用 | 狀態 | 代表 |
|---|---|---|
| CMOS 影像感測器 | 大規模量產 | Sony、Samsung、OmniVision |
| HBM / 高頻寬儲存 | 探索引入混合鍵合（當前以 TSV + μ-bump 為主） | SK hynix、Samsung、Micron |
| 邏輯晶片 3D 堆疊 | 小規模量產 / 驗證中 | TSMC (SoIC)、Intel (Foveros) |
| 異構 Chiplet 整合 | 開發中 | 與 UCIe 等 die-to-die 介面標準協同 |
| 功率器件 | 部分場景使用 | 電動汽車、工業 |
關鍵指標
產業研究可持續追蹤的量化指標：
| 指標 | 當前水平（量級） | 趨勢 | 為什麼重要 |
|---|---|---|---|
| Cu pad 間距 (pitch) | 量產 ~3–10 μm；實驗室 <1 μm [imec] | 持續縮小 | 間距直接決定互連密度和可用頻寬 |
| 對準精度 (overlay) | 量產 <200 nm；最先進 <100 nm | 持續改善 | 間距縮小則 overlay 預算等比縮小 |
| 鍵合良品率 | CIS 量產高；邏輯堆疊仍在爬坡 | 關鍵瓶頸 | 決定技術經濟性 |
| 退火溫度 | 200–300°C | 向 <200°C 推進 | 低溫相容更多 BEOL 工藝 |
| 晶圓翹曲 (bow/warp) | 需控制在微米級以內 | CMP 和薄膜應力管理是關鍵 | 翹曲直接影響鍵合對準 |
供需與市場資料
⚠️ 注意： W2W 鍵合目前沒有獨立的市場規模統計口徑，通常包含在”先進封裝”或”3D 封裝裝置”大類中。以下為行業引用較多的第三方估算，口徑各異，請注意來源標註。
- 先進封裝整體市場：Yole Group 在 2023 年前後釋出的報告中估算先進封裝市場 2028 年可達 ~780 億美元 [Yole, Advanced Packaging Market Monitor, 口徑含 2.5D/3D/fan-out 等]。
- 混合鍵合裝置市場：EV Group 等廠商未單獨揭露該業務線營收。鍵合裝置被視為先進封裝裝置中增速較快的子品類 [行業共識估算]。
- 產能建設：TSMC SoIC 產能建設在持續進行中，具體 W2W 產能數字未充分揭露 [未充分揭露]。
- Sony CIS：Sony 作為 W2W 混合鍵合最大量產使用者，其 CMOS 影像感測器出貨量長期位居全球第一，但具體鍵合產能數字未公開 [未充分揭露]。
代表公司與資本對映
裝置端（最直接受益）
| 公司 | 關鍵角色 | 上市地 | 備註 |
|---|---|---|---|
| EV Group (EVG) | 高階 W2W 鍵合裝置龍頭 | 非上市（奧地利私營） | 不可直接投資，但其裝置放量利好供應鏈 |
| SUSS MicroTec | 鍵合裝置第二梯隊 | 德國 XETRA | 近年在混合鍵合裝置領域加速追趕 |
| Tokyo Electron (TEL) | 綜合裝置龍頭，鍵合裝置為新品類 | 東京證交所 / OTC | 前道裝置資源可向後道遷移 |
| Applied Materials | CMP 裝置、鍵合相關裝置 | NASDAQ: AMAT | 先進封裝裝置組合持續擴大 |
代工/封裝端
| 公司 | 關鍵角色 | 關聯技術 |
|---|---|---|
| TSMC | SoIC (W2W + D2W) 量產推進 | CoWoS、InFO |
| Intel | Foveros 3D 堆疊技術 | EMIB (2.5D) |
| Samsung | X-Cube 3D 封裝探索 | 先進 HBM 封裝 |
| Sony Semiconductor | CIS W2W 混合鍵合最大規模量產方 | 堆疊式 CIS 代工 |
封測/OSAT 端
| 公司 | 備註 |
|---|---|
| ASE / SPIL | 先進封裝產能擴張，關注混合鍵合匯入節奏 |
| Amkor | 先進封裝能力持續建設 |
| JCET (長電科技) | 國內先進封裝龍頭 |
材料端
| 公司 | 關聯 | 上市地 |
|---|---|---|
| DuPont (CMC Materials) | CMP 漿料 | NYSE: DD |
| Fujimi | CMP 漿料 | 東京證交所 |
| JSR | CMP 材料、光刻膠等 | 東京證交所 |
投資邏輯
核心命題
W2W 混合鍵合不是一個獨立的大品類賽道，而是先進封裝技術演進中”互連密度提升”這一主線的關鍵使能工藝。投資視角應放在：
- 裝置先行：鍵合裝置、CMP 裝置廠商是最直接的技術紅利受益方。隨著混合鍵合從 CIS 向邏輯/儲存擴充套件，裝置需求呈結構性增長。
- TSMC SoIC 路線圖兌現度：TSMC 的 SoIC 是目前代工端最明確的混合鍵合量產推進方向。其客戶端匯入節奏（AMD、Apple 等是否採用 SoIC 方案）是關鍵催化劑。
- HBM 技術迭代：HBM 每代位寬和堆疊層數都在提升。若未來 HBM 從 μ-bump TSV 轉向混合鍵合，將開啟巨大增量需求，但這一轉變的節奏仍有不確定性。
- 國產替代：國內在鍵合裝置、CMP 等環節仍存在明顯差距，但政策驅動下有追趕動力。
風險因素
- 技術匯入不及預期：邏輯晶片 3D 堆疊的良率和成本仍待驗證。
- 裝置高度集中：EVG 等少數廠商佔據主導，產能瓶頸可能限制下游推進速度。
- 技術替代：D2W 混合鍵合可能在部分場景取代 W2W，改變競爭格局。
常見誤讀糾偏
誤讀 1：“混合鍵合 = TSV”
糾偏： TSV（矽通孔）是穿透矽襯底實現上下層電氣互連的結構/工藝；混合鍵合是一種介面連線方式（Cu-Cu + 介電層同時鍵合）。兩者常搭配使用但本質不同。TSV 可以配合微凸塊，也可以配合混合鍵合。混合鍵合的目標之一恰恰是減少甚至消除對傳統 TSV + 凸塊的依賴。
誤讀 2：“W2W 鍵合已經廣泛用於 HBM 生產”
糾偏： 當前量產 HBM（如 HBM3E 等）的 DRAM 層間堆疊主要依靠 TSV + 微凸塊 (μ-bump) 工藝，不是 W2W 混合鍵合。混合鍵合在 HBM 場景尚處於探索/早期驗證階段。將其與 HBM 現有量產工藝混為一談會造成技術認知偏差。
誤讀 3：“W2W 比 D2W 更好/更先進”
糾偏： W2W 和 D2W 是互補關係，不存在絕對優劣。W2W 吞吐量高但受 die 面積和良率制約；D2W 靈活性更高但工藝複雜。TSMC SoIC 同時支援兩種模式，按客戶產品特徵選擇。未來趨勢是 D2W 混合鍵合技術成熟度提升後，其適用範圍可能進一步擴大。
誤讀 4：“混合鍵合間距越小越好，沒有代價”
糾偏： 間距縮小的同時，對 CMP 平坦度、對準精度、表面清潔度的要求呈超線性增長。間距從 10 μm 縮到 1 μm，裝置和工藝成本會顯著上升，良率管理難度倍增。在特定應用場景下，較大的間距配合成熟工藝可能更經濟。
學習路徑
入門 (1-2h)
├── imec 官網科普文章搜尋 "hybrid bonding"
├── TSMC Technology Symposium 演講錄播（每年更新 SoIC 進展）
└── "3D InCites" 網站行業綜述
進階 (4-8h)
├── imec 論文: "High density Cu-SiO2 hybrid bonding" 系列
├── IEEE ECTC / ECTC 會議論文 (每年鍵合技術 track)
├── TSMC / Intel / Samsung 技術日 keynote 中的 3D 整合章節
└── Yole Group "Advanced Packaging" 報告（付費）
深入 (持續)
├── EV Group / SUSS MicroTec 白皮書（裝置工藝視窗詳解）
├── IEEE IEDM 論文（鍵合介面物理、電學表徵）
├── 關注 SEMI / ECTC 年度會議最新進展
└── 追蹤 TSMC 季度法說會 SoIC 相關 comment一句話總結
晶圓對晶圓鍵合（特別是 Cu/SiO₂ 混合鍵合）是晶片從”平房”變”樓房”的核心建築工藝——它不生產電晶體，但它決定了電晶體之間能以多密、多快、多省地”握手”，是 AI 算力架構從單晶片走向異構堆疊的底層使能技術。
延伸閱讀與來源
- imec — 混合鍵合技術研究領導者，大量公開論文和科普材料。搜尋 “imec hybrid bonding”。
- IEEE ECTC (Electronic Components and Technology Conference) — 每年鍵合技術論文最密集的會議。
- Yole Group — “Advanced Packaging Market Monitor”，包含 3D 整合市場規模預測（付費報告，口徑需注意）。
- TSMC Technology Symposium — 年度技術更新，SoIC/W2W 進展官方口徑來源。
- Intel Architecture Day / Intel Accelerated — Foveros 技術路線官方揭露。
- Sony Semiconductor Solutions — 堆疊式 CMOS 影像感測器技術部落格，展示 W2W 混合鍵合的成熟量產案例。
- 3D InCites (3dincites.com) — 行業媒體，3D 整合/先進封裝垂直領域持續追蹤。
- SEMI — 先進封裝裝置市場資料釋出。
本頁所有技術引數描述基於公開學術文獻、廠商技術日揭露及行業通用認知。具體數字因廠商、工藝代次而異，投資決策請以廠商官方揭露及付費行業報告為準。標註 [估算] 的資料為基於公開資訊的合理推算，非精確統計。