DRAM-on-Logic 存算堆疊
歸屬鏈：chain-hbm
1. 3 秒看懂
一句話概括： 把記憶體（DRAM）直接垂直堆疊在計算晶片（邏輯）上，用“上下鋪”取代“隔壁房間”，將資料搬運距離從釐米級縮短至微米級。
核心價值： 以數量級提升的互連密度和能效，突破限制AI算力發揮的“記憶體牆”瓶頸。
2. 3 分鐘產業解釋
它是什麼？
DRAM-on-Logic 是下一代高頻寬儲存器（HBM）的核心技術路線。傳統HBM（2.5D封裝）是將多個DRAM晶片與邏輯晶片（如GPU）並排放在矽中介層上。DRAM-on-Logic則更進一步，通過混合鍵合（Hybrid Bonding）等3D堆疊技術，將DRAM晶片直接、垂直地鍵合在邏輯晶片頂部。
為什麼重要？（野村證券視角）
野村證券在其《大中華區半導體復興指南》中將此概念明確為儲存晶片“復興”的關鍵驅動力。其核心邏輯基於三點：
- 打破效能瓶頸： AI大型模型引數規模的指數級增長，使得傳統記憶體頻寬成為算力釋放的“木桶短板”。資料搬運消耗了系統絕大部分時間和能耗。
- 架構革命： DRAM-on-Logic通過極致的物理距離，實現了TB/s級別的頻寬和納秒級的訪問延遲，同時系統資料傳輸功耗預計可降低超過30%。這是近存計算和存算一體架構的終極物理形態。
- 產業範式轉移： 它標誌著半導體產業從依賴二維微縮提升效能，轉向通過三維繫統整合提升效能的範式轉變，為設計、製造、封測全產業鏈創造了新的價值。
與現有技術的核心區別
| 特性 | 傳統HBM (2.5D) | DRAM-on-Logic (3D) |
|---|---|---|
| 連線方式 | 並排連線，通過矽中介層或有機基板進行物理連線 | 垂直堆疊，通過混合鍵合進行原子級直接鍵合 |
| 互連密度 | 較高（微凸塊間距約40-50μm） | 極高（混合鍵合間距可縮小至<10μm） |
| 頻寬潛力 | 高（HBM3e單堆疊約1.2 TB/s） | 極高（理論可達數TB/s以上） |
| 資料移動功耗 | 中 | 極低 |
| 工藝本質 | 先進封裝 | 前道製造級3D整合，複雜度與精度要求極高 |
| 主要瓶頸 | 封裝尺寸、良率 | 鍵合良率、堆疊熱管理、測試方法、設計協同 |
3. 技術原理
DRAM-on-Logic的本質是三維異構整合，目前主要有兩大技術實現路徑。
路徑一：前端3D整合（真·單片式3D） 在同一個晶圓廠（Fab）內，於邏輯晶圓上直接生長或製造DRAM單元。此路徑對材料熱預算和工藝相容性提出巨大挑戰，目前主要處於前沿學術研究和基礎探索階段（例如，中科院微電子所等相關機構的探索性工作），距商業應用最為遙遠。
路徑二：先進3D封裝（當前主流產業化路徑） 這是業界公認的產業化主攻方向。它將分別在前道工藝中製造完成的邏輯晶圓和DRAM晶圓，通過混合鍵合（Hybrid Bonding） 技術進行晶圓對晶圓（W2W） 或**晶片對晶圓（C2W）**的鍵合。
- 關鍵技術：混合鍵合：通過在晶片表面嵌入的銅（Cu）焊盤和周圍的二氧化矽（SiO₂）介質，在常溫下實現銅-銅固態擴散和介質共價鍵合。它無需傳統凸塊，可將互連間距微縮至10微米甚至1微米以下，實現了互連密度的數量級飛躍，為超高頻寬提供物理基礎。
- 協同設計（DTCO）：成功的DRAM-on-Logic並非簡單堆疊。它要求邏輯晶片與DRAM晶片從設計階段就深度協同，統一規劃訊號完整性、電源完整性和熱管理路徑。
4. 關鍵引數
衡量DRAM-on-Logic技術水平的關鍵引數體系如下：
- 互連間距：核心指標。反映整合密度，從傳統微凸塊的40-50μm級向混合鍵合的<10μm甚至<1μm級演進。來源：台積電、三星等公司公開技術論文與會議報告（2021-2023）。
- 單堆疊頻寬：產品效能的直接體現。以HBM為參照，HBM3e約1.2 TB/s，業界展望DRAM-on-Logic（HBM4及以後）將達到2 TB/s以上。來源：JEDEC標準與主要廠商技術路線圖展望（2023）。
- 能效（pJ/bit）：資料傳輸每位元消耗的能量，是打破記憶體牆的關鍵指標。目標是相較2.5D方案降低一個數量級。來源：學術界與產業界近存計算/存算一體技術文獻。
- 堆疊層數：垂直整合的DRAM層數，層數越多容量越大，但熱管理與良率挑戰劇增。HBM3e已堆疊12層，未來3D整合目標為16層甚至更高。
- 結溫（Tj）：堆疊晶片內部工作溫度。隨著功率密度急劇增加，如何將結溫控制在**85-95℃**以下是巨大的熱工程挑戰。
5. 技術路線
DRAM-on-Logic的技術演進，主要由儲存巨頭和邏輯代工巨頭從不同路徑推動，尚未完全收斂。
- SK海力士路線：作為HBM市場領導者，計劃在HBM4（預計2026年及以後） 世代引入混合鍵合技術，將DRAM堆疊直接鍵合在邏輯介面晶片（Base Die）上，並展望未來與GPU/ASIC的直接整合。來源：SK海力士官方技術日與行業會議演講（2023-2024）。
- 台積電路線：以SoIC（System on Integrated Chips） 為核心的3DFabric平台。通過WoW（晶圓對晶圓）或CoW（晶片對晶圓）混合鍵合，為客戶提供將邏輯晶片與高密度儲存直接整合的服務，目前已進入量產。來源：台積電技術論壇（2022-2024）。
- 三星電子路線：憑藉IDM優勢推行垂直整合，公開展示了X-Cube（eXtended-Cube） 技術，通過3D堆疊將SRAM或HBM直接整合在邏輯晶片上，展示其在設計、工藝、封裝一體化協同的能力。來源：三星代工論壇演講（2021-2023）。
- 中國路線探索：以長鑫儲存的DRAM技術為基礎，聯合通富微電、長電科技等先進封測企業進行2.5D/3D異構整合研發。目前處於從2.5D向更復雜的3D堆疊技術攻關的早期階段。來源：公開行業交流資訊、公司公告（2022-2024）。
6. 上游
為DRAM-on-Logic提供核心裝置與材料的上游環節，是新價值鏈的源頭。
- 關鍵裝置：
- 混合鍵合機：絕對核心。全球市場由荷蘭Besi和奧地利EVG高度主導，二者合計佔據絕對多數市場份額。新加坡ASMPT正積極追趕。來源：Yole Intelligence先進封裝裝置報告（2023-2024）。公開資料未見中國大陸企業能提供量產級同類型裝置。
- 超高精度倒裝焊機：用於晶片對晶圓（C2W）的預對準和臨時鍵合工藝。
- 超薄晶圓減薄與鍵合裝置：用於將DRAM晶圓減薄至數微米級別並進行處理。
- 核心材料與IP：
- 臨時鍵合/解鍵合材料：用於支撐和轉移超薄晶圓，為3M、Brewer Science等公司主導。
- 高純度電鍍液與CMP拋光液：用於製造高質量的銅互聯表面，是達成高質量混合鍵合的基礎。主要供應商包括Entegris、Fujifilm等。
- EDA與介面IP：設計協同所必需的三維設計、熱模擬工具（由Synopsys、Cadence主導）和高速介面IP（如HBM PHY，由Rambus、Synopsys及瀾起科技等公司提供）。
7. 下游
下游是技術的需求定義者和最終應用場景。
- AI/高效能運算（HPC）晶片設計公司：絕對主力需求方。以輝達（NVIDIA）、AMD為代表，以及Google、微軟、亞馬遜等雲端服務巨頭的自研晶片部門，是驅動DRAM-on-Logic技術演進的最直接定義者。
- 伺服器與系統整合商：如浪潮資訊、超微電腦（Supermicro）等，面臨新的系統級供電、散熱和主機板設計挑戰。液冷（Liquid Cooling）方案成為標配。
- 高階應用場景：集中於對算力與頻寬不計成本的領域，如大型語言模型訓練與推論、超大規模科學計算與模擬、下一代網路裝置的核心交換晶片等。
8. 受益公司
注：此部分僅梳理產業鏈客觀的產業分工與公開進展，公司是否“受益”還取決於其產品生命週期、市場競爭力及技術產業的商業化進度，不構成業績預測與投資建議。 所有資料均來源於公司官網、路演材料或行業權威機構報告（如Yole, TrendForce）。
| 類別 | 公司名稱 | 核心角色與技術進展（截至2024年公開資訊） |
|---|---|---|
| 儲存製造 | SK海力士 | HBM市場領導者。計劃在HBM4世代匯入混合鍵合，是DRAM-on-Logic預期最早、最核心的推動者。2024財年HBM產能已被預訂一空。 |
| 三星電子 | 具備儲存與邏輯製造的垂直整合能力，通過“X-Cube”展示其3D整合技術願景，與客戶合作推進驗證。 | |
| 美光科技 | HBM3e已通過輝達認證。在混合鍵合等前沿技術上保持研發儲備，2024年技術路線圖揭露了相關進展。 | |
| 邏輯代工與先進封裝 | 台積電 | 擁有SoIC、CoWoS、InFO三大平台，是實現DRAM-on-Logic 3D整合的核心基礎設施提供商。SoIC-CoW/WoW方案已為頂級客戶量產。 |
| 英特爾 | Foveros Direct技術直接支援銅-銅混合鍵合，為自身及代工客戶提供3D堆疊解決方案，技術已就緒（2024年已在Meteor Lake的Base Tile上應用Foveros）。 | |
| 裝置與材料 | Besi | 混合鍵合裝置全球龍頭，其Datacon系列產品在邏輯、儲存客戶中擁有最高裝機量。 |
| EVG | 晶圓鍵合裝置頭部企業，其Gemini系列混合鍵合系統被全球頂級研發機構和產線採用。 | |
| ASMPT | 先進封裝解決方案供應商，混合鍵合裝置正進入市場推廣與早期客戶匯入階段。 | |
| 中國大陸（探索與追趕） | 長鑫儲存(CXMT) | 核心DRAM技術平台，HBM產品化能力是國內實現DRAM-on-Logic的根基。 |
| 通富微電 | 與國記憶體儲企業緊密合作，是2.5D/3D封裝的主要國產化承擔者，正攻關混合鍵合等前沿技術。 | |
| 長電科技 | 先進封裝龍頭，通過XDFOI平台版面配置高密度異構整合，具備TSV、RDL等關鍵技術儲備。 | |
| 瀾起科技 | 記憶體介面晶片領導者，參與制定DDR5及HBM相關介面協議，是連線邏輯與儲存的IP核心供應商。 |
9. 市場規模
注意：DRAM-on-Logic 本身尚無獨立市場統計，其直接價值體現在HBM及其驅動的先進封裝市場。
- HBM市場規模：據TrendForce（集邦諮詢）2024年預測，2024年全球HBM市場規模將超過120億美元，佔DRAM總產值的20%以上。預計2026年將突破200億美元。HBM4（引入混合鍵合）將在2026年開始滲透，預計2028年後成為主流。
- 先進封裝市場規模：據Yole Intelligence（2023年版報告），受益於AI和HBM的3D堆疊需求，全球先進封裝市場規模將從2023年的約440億美元增長至2028年的約786億美元，年複合增長率（CAGR）約12%。其中，3D堆疊封裝（包含混合鍵合）是增速最快的細分市場，CAGR預計超過20%。
- 裝置市場規模：混合鍵合裝置的市場規模與出貨量直接掛鉤HBM與SoIC的擴產。Yole預計，相關鍵合和檢測裝置市場將由2023年的數億美元級別，增長至2029年的20億美元以上。
10. 玩家對比
對比 SK 海力士與台積電在 DRAM-on-Logic 實現路徑上的異同：
| 維度 | SK 海力士 | 台積電 (TSMC) |
|---|---|---|
| 核心身份 | 儲存原廠（DRAM IDM） | 專業代工廠（Logic Foundry） |
| 主打方案 | HBM4 及後續產品。將邏輯介面/控制器類晶片垂直堆疊在其自身生產的HBM DRAM堆疊下（或未來在客戶SoC下）。 | SoIC。作為中立平台，為所有數字邏輯客戶提供將任何DRAM堆疊或其它晶片，與自己生產的邏輯晶片進行3D整合的代工服務。 |
| 技術驅動力 | 定義並主導下一代HBM標準，保持儲存效能絕對領先。驅動力來自記憶體自身升級。 | 為客戶的異構整合需求提供一個高效能的“終極集結平台”。驅動力來自滿足客戶系統整合需求。 |
| 協作模式 | 與核心客戶（如輝達）深度繫結，共同定義下一代產品規格。 | 同時服務眾多客戶（如AMD, Broadcom, 甚至Intel），是整合的使能者。 |
| 供應鏈掌控力 | 擁有自家DRAM產能和前段工藝整合能力。 | 掌控邏輯製造和頂級的後段整合（SoIC/CoWoS）技術，封裝整合能力獲行業最高認可。 |
兩者是競合關係：SK海力士的HBM4 DRAM堆疊可能需要台積電的Logic Die和SoIC技術來完成最終與GPU的整合。
11. 風險
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技術整合風險（工程噩夢級）
- 熱管理：邏輯晶片與堆疊的DRAM總功耗密度極高，內部形成“熱失配”和“熱串擾”，如何將熱量從Die間微米級間隙高效排出是當前工程最大挑戰。公開文獻中尚無完美解決方案。
- 良率懸崖：混合鍵合對原子級的平坦度和潔淨度要求極高，任何一顆晶片的缺陷或一個顆粒汙染都會導致整組堆疊報廢，量產一致性挑戰巨大。
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商業化成本風險 混合鍵合的工藝步驟增加，裝置極為昂貴，前期成本畸高。據Yole估算，一片帶有混合鍵合的3D封裝晶圓成本，是標準2.5D方案的1.5倍以上。若效能提升無法被市場溢價覆蓋，將阻礙滲透率。
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路徑鎖定與生態風險 當前技術路徑未完全收斂。企業過早押注某單一鍵合技術（如W2W vs C2W）或特定標準，若產業化失敗，將面臨鉅額沉沒成本。
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地緣政治與供應鏈風險 最先進的混合鍵合裝置、關鍵材料與EDA工具均由非中國大陸企業供應。該技術是高階GPU與AI晶片的基石，是出口管制的重點關注領域，中國獲取技術、裝置與產能均存在高度不確定性。
12. 誤讀糾偏
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誤區一：“HBM4就等於DRAM-on-Logic。” 糾偏： HBM4是目標產品，而DRAM-on-Logic是實現該產品和其他3D算力晶片的核心技術手段。HBM4早期也可能採用傳統的微凸塊方案，混合鍵合是其效能增強選項。
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誤區二：“用上DRAM-on-Logic就能立刻解決所有記憶體牆問題。” 糾偏： 這僅是物理層解決方案。真正的“記憶體牆”突破還需要儲存子系統架構、記憶體控制策略和軟體程式設計模型的協同變革。物理堆疊解決了頻寬和延遲，但如何用好這些能力是系統問題。
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誤區三：“這是純粹的封裝技術。” 糾偏： 混合鍵合是一種介於前道製造和後道封裝之間的“中道”技術，其對精度、潔淨度的要求屬於前道製造級別，並與晶片的物理設計高度耦合。它模糊了傳統 Fab 和 OSAT 的界限。
13. 最新事件
彙總截至2024上半年公開的關鍵動態：
- 2024年3月：SK海力士高管在行業會議中透露，其HBM4路線圖包含引入混合鍵合技術，目標將單堆疊頻寬推至2 TB/s級別。（來源：行業會議演講與媒體報道）
- 2024年4月：台積電在北美技術論壇宣佈，其SoIC產能為滿足客戶對AI晶片的強烈需求，計劃在2024-2026年進行顯著擴產，其中即包括用於3D儲存整合的混合鍵合產能。（來源：台積電技術論壇新聞稿）
- 2024年4-5月：市場研究機構TrendForce釋出報告，指出2024年HBM3和HBM3e將佔HBM出貨的絕大多數，而採用混合鍵合的HBM4預計將於2025年下半年開始送樣，2026年貢獻少量營收。（來源：TrendForce行業分析報告）
- 2024年2月：美光宣佈其HBM3e記憶體已通過輝達下一代GPU平台認證，但在混合鍵合的公開揭露上相對謹慎，稱仍在評估不同技術路徑為其長期HBM路線圖的影響。（來源：美光公司新聞稿）
- 中國進展：長鑫儲存及其合作伙伴在先進HBM封裝領域的版面配置動態，通過產業鏈上下游的裝置採購與廠房建設資訊可獲得側面印證，但具體的3D堆疊技術指標公開資料未見。
14. 追蹤指標
用以驗證產業實際推進速度的高頻指標：
- 上游裝置訂單：密切關注Besi和EVG季度財報和訂單出貨比（Book-to-Bill Ratio）中“Hybrid Bonding”相關裝置收到的訂單和積壓情況。
- 核心廠商資本支出：追蹤SK海力士、台積電、三星在“先進封裝”和“HBM/3D整合”項下的資本支出（CAPEX）計劃及變化。
- 技術路線圖節點：緊盯JEDEC（固態技術協會） 關於HBM4標準的正式釋出，以及各主要儲存廠和代工廠在技術論壇上公佈的具體“混合鍵合”量產時間表、單片頻寬、良率等具體引數。
- 終端產品匯入：最先採用該技術的產品將是輝達“Rubin”及以後架構的GPU，或其競爭對手的旗艦AI晶片。任何此類產品宣佈採用HBM4（特指堆疊在Logic Die上）將是產業化落地的明確訊號。
- 專利與論文：追蹤SK海力士、台積電、三星在3D堆疊熱管理、測試、混合鍵合工藝領域的專利申請和學術論文發表情況，可窺見技術瓶頸與突破方向。
15. 信源
- 公司官方資訊：SK海力士、台積電、三星電子、美光科技、英特爾、Besi、EVG、長鑫儲存、通富微電、長電科技、瀾起科技的官方網站、財務報告、技術論壇演講資料、新聞公告。
- 行業研究報告：
- 野村證券：《大中華區半導體復興指南》及相關半導體產業鏈報告。
- Yole Intelligence: 《Status of the Advanced Packaging Industry 2023》、《Equipment & Materials for Advanced Packaging 2023》。
- TrendForce集邦諮詢: HBM與DRAM產業季度更新、AI伺服器與晶圓代工行業報告。
- 技術標準與會議：JEDEC關於HBM的公開標準、IEEE國際電子元件會議（IEDM）、VLSI技術與電路研討會、ECTC等領先學術/工業會議論文集。
- 專利資料庫：用於檢索各主要公司相關技術專利版面配置。
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