測試生成
3 秒看懂
測試生成，是AI晶片從設計走向量產前必須跨越的最後一道技術閘門。它通過一套專用演算法引擎，自動創造出數百萬個用於檢測晶片製造缺陷的測試程式，像“工業CT”一樣逐行掃描晶片內部百億量級的電晶體與計算陣列，確保每一枚交付的AI加速器都能在極限算力要求下穩定執行。沒有這一環節，再先進的晶片架構也只能停留在圖紙上。
3 分鐘產業解釋
在AI晶片產業鏈中，設計、製造、封裝測試三大核心環節裡，測試生成橫跨“設計”與“製造”兩端，是連線虛擬設計與物理產品的“質量守門人”。它以晶片網表和可測試性設計（DFT）結構為輸入，輸出能在自動測試裝置（ATE）上執行的測試向量集，從而在晶圓級和封裝級檢測出可能導致功能失效的製造缺陷。
- 為什麼AI晶片需要全新測試範式
- 規模爆炸：單顆AI訓練晶片已整合超過800億個電晶體（如NVIDIA H100，2022年釋出，依據NVIDIA官方規格），內含數千個張量核心和超大規模片上網路。手動編寫測試程式已無可能，測試生成必須全自動化。
- 平行計算特性：AI晶片的算力源於數千個乘加單元（MAC）的並行協同。測試不但要驗證單個邏輯閘，更要覆蓋並行通路之間的串擾、同步和功耗峰值，這些故障模式在傳統處理器中極少出現。
- 可配置計算模式：現代AI晶片支援INT8、FP16、BF16、FP8甚至FP4等多種資料精度，資料通路會按需重構。測試必須覆蓋這些“軟硬體”組合，生成能啟用不同精度模式下潛在缺陷的激勵。
- 極致功耗與熱密度：AI晶片在峰值負載下功耗可超700W（H100 SXM，據NVIDIA 2022年產品規格），區域性熱點足以導致時序錯誤。測試生成必須建立“功率病毒”向量，模擬最惡劣的功耗分佈，檢驗熱管理和電源完整性。
概括而言，測試生成是為AI晶片定製的“壓力測試藍圖”，它用可量化的故障覆蓋率和測試時間，換取了算力基礎設施的安全交付。
技術原理
測試生成的數學核心是故障啟用與傳播：給定一個電路網表和故障模型，自動搜尋一個輸入向量，使得在故障點可觀測到與無故障電路不同的邏輯響應，並沿通路將該差異傳遞到掃描暫存器或輸出引腳。
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主要故障模型
- 固定型故障（Stuck-at fault）：訊號節點永久固定在邏輯0或1，是最基礎、覆蓋率要求最高的模型。
- 跳變時延故障（Transition Delay Fault）：檢測節點在規定時鐘週期內無法完成0→1或1→0切換，對GHz高頻AI晶片的時序閉合極其重要。
- 路徑時延故障（Path Delay Fault）：指定關鍵路徑的總傳播時延是否超限，常用於高速介面和長距離互連。
- 橋接故障（Bridging Fault）：兩條訊號線意外短接，在先進製程的密集佈線中發生機率上升。
- 單元感知故障（Cell-Aware Fault）：針對標準單元內部的電晶體級缺陷建模，比傳統門級模型更精細，已成為7nm以下工藝測試生成的標準配置。
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核心演算法引擎 商用ATPG工具（Automatic Test Pattern Generation）大都建立在面向缺陷的搜尋架構上，典型路徑包括：
輸入：門級網表 + DFT掃描鏈資訊 + 故障模型庫 ──> 故障列表生成（全晶片初始故障數可達十億量級） ──> ATPG核心（如基於PODEM、FAN演算法的分支-限定搜尋）： 故障啟用 → 故障傳播 → 約束求解 → 生成測試立方 ──> 故障模擬（快速判定已覆蓋故障，降低搜尋空間） ──> 測試向量壓縮（利用X值填充和編碼壓縮，減少ATE儲存需求） 輸出：測試向量集 + 故障覆蓋率報告 -
面向AI晶片的進階技術
- X-容忍測試：AI晶片中大量片上SRAM和暫存器在上電時狀態不定（X態），先進的ATPG工具須在傳播中遮蔽X態，避免掩蓋真實故障。
- 多核/多片並行ATPG：將電路劃分為多個分割槽，利用分散式算力並行生成向量，以應對百億門級網表。
- 功耗感知的測試生成：在向量生成時直接引入功耗約束（如限定翻轉率），防止在ATE測試過程中燒燬晶片。
- 機器學習增強：使用圖神經網路預測難測故障（hard-to-detect faults），指導ATPG搜尋方向。該方向在2023-2024年多篇頂會論文（如DAC、ITC）中被驗證可提升覆蓋率0.1-0.3個百分點並縮短執行時間（來源：IEEE Xplore相關論文，具體資料因不同設計差異）。
4 關鍵引數
評估測試生成質量和成本的指標是工程權衡的核心。
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故障覆蓋率 定義：已檢測故障數佔可測故障總數的比例。AI晶片量產通常要求數字邏輯固定型故障覆蓋率達到99%以上，跳變時延覆蓋率90%以上（依據2020年版《VLSI Test Principles and Architectures》行業參考）。此指標直接決定缺陷逃逸率上限。
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測試時間 在ATE上執行全套測試程式的總時長，單位為秒/晶片。對於AI晶片，因向量量巨大，測試時間可能達到數十秒甚至數百秒量級（具體數字依晶片規模和ATE通道數而定，公開資料未見統一標準），直接影響測試成本：測試時間每增加1秒，單顆晶片測試成本可上升約0.2-0.5美分（估算基於ATE機時成本，來源：行業經驗，各廠差異大）。
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測試資料量 儲存於ATE儲存器內的壓縮向量資料總量，單位為Gb。以擁有數千條掃描鏈的超大AI晶片為例，每顆晶片測試資料量可達數Gb至十幾Gb（具體值屬各公司機密，公開資料未見揭露）。資料量直接決定ATE儲存配置和載入時間。
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測試覆蓋率與時間之積（Coverage-Efficiency Index） 一些團隊使用故障覆蓋率/測試時間作為綜合效率指標，評估不同測試生成策略的效益。
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逃逸率（DPPM） 目標缺陷逃逸率通常要求低於500 DPPM（每百萬顆晶片中缺陷品數量），高可靠性應用（如車規AI晶片）甚至要求10 DPPM以下。這是所有測試環節最終的業務指標。
5 技術路線
當前測試生成的技術棧以確定性ATPG+DFT壓縮+BIST為三大支柱，而智慧化和麵向新封裝形式的路線正在快速演化。
| 路線 | 核心思路 | 優勢 | 侷限 | 在AI晶片中的典型場景 |
|---|---|---|---|---|
| 基於掃描的確定性ATPG | 利用掃描鏈將所有暫存器串接成可測狀態，以ATPG演算法逐故障生成向量。 | 故障模型完備，覆蓋率精確可估，成熟穩定。 | 掃描鏈長度過長導致資料量和時間飆升；對功能模式下的相鄰線串擾覆蓋不足。 | 晶片數字邏輯主體的系統化測試，仍是當前絕對的基石。 |
| 邏輯內建自測試（LBIST） | 片上生成偽隨機測試向量並壓縮響應特徵，與外部ATE解耦。 | 可現場自檢，無需昂貴ATE儲存器；支援全速測試。 | 覆蓋率天花板（通常95%左右），需要與確定性ATPG互補；面積開銷2-5%。 | 用於資料中心AI晶片的自檢需求和部分高覆蓋率補充。 |
| 儲存器BIST | 在SRAM、HBM介面嵌入專用測試控制器，執行March C-等演算法。 | 專門最佳化，能覆蓋儲存單元特有的短路、開路、耦合故障；並行度高。 | 無法測試儲存器周邊的控制器邏輯。 | AI晶片中片上SRAM、HBM PHY的出廠和老化測試。 |
| 基於強化學習的測試生成 | 將測試向量搜尋建模為馬爾可夫決策過程，由智慧代理自動學習激勵序列。 | 可能發現基於啟發式演算法遺漏的邊角故障；減少人工干預。 | 計算開銷極大，覆蓋率收斂性尚未完全證明；工業落地仍在驗證階段。 | 用於難以通過傳統ATPG覆蓋的模擬-數字邊界和電源管理域。 |
| 面向Chiplet/3D-IC的測試生成 | 針對多芯粒整合帶來的互連測試、跨 die 邊界掃描和KGD（Known Good Die）測試生成。 | 符合下一代AI晶片Chiplet化趨勢。 | 標準化程度不足，需要定義新的DFT架構和測試訪問介面。 | 適用於多芯粒高頻寬記憶體+計算芯粒的整合測試。 |
注：主流商業工具以基於掃描的確定ATPG為主，Synopsys TestMAX、Cadence Modus、Siemens Tessent均在2022-2023年間引入了部分機器學習最佳化的流程，標誌著強化學習等前沿路線正逐步產品化。
6 上游
測試生成環節的上游是設計方案、設計庫和分析工具，核心參與者決定了測試生成能獲得怎樣的輸入和約束。
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晶片設計團隊：必須在前端架構階段就規劃可測試性設計（DFT）策略，包括掃描鏈插入、測試壓縮架構、時鐘控制方案等。DFT設計質量直接決定最終故障覆蓋率的上限。對於AI晶片，設計團隊還需提供關鍵路徑時序例外和功耗預算，用於生成限制功耗的測試向量。
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IP核供應商：如Arm、Synopsys（IP部門）、Cadence（IP部門），需為其處理器核、DDR控制器、PCIe介面等交付完整的DFT模型和測試向量集，並保證覆蓋率達標。AI晶片高度整合第三方IP，這些模型的質量直接影響整體測試生成效率和故障逃逸（來源：IP供應商技術文件，具體覆蓋率數值通常作為IP交付指標的一部分）。
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標準單元庫與儲存器編譯器提供商：必須提供精確的電晶體級故障模型（cell-aware model），供ATPG工具使用，這在5nm以下節點尤為重要。TSMC等代工廠會針對特定工藝釋出測試設計規則和故障模型參考，EDA廠商據此更新工具庫。
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EDA工具基礎設施：邏輯綜合工具（如Synopsys Fusion Compiler）輸出的網表是測試生成的起點，其質量和最佳化程度會影響故障的可測性。此外，時序分析工具給出的多工藝角（corner）時序裕量也用於區分可測與不可測路徑時延故障。
7 下游
測試生成的下游是將向量部署到物理測試系統，並形成良率反饋閉環的環節。
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自動測試裝置製造商：如Advantest、Teradyne，其V93000、UltraFLEX等平台直接載入和執行測試向量。AI晶片因向量資料量龐大，推動了ATE板卡儲存深度和資料傳輸頻寬的升級需求。2023年，Advantest釋出了針對高資料量測試的HSIO卡，部分即應對AI井噴（來源：Advantest公開產品釋出）。
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晶圓廠與封測企業：台積電、三星、Intel等IDM/代工廠的測試部門，以及日月光、安靠等OSAT，是測試生成結果的直接使用者。他們在晶圓針測（CP）和終測（FT）階段執行向量，並反饋晶圓圖（wafer map）和散點分佈，用於改進DFT和ATPG策略。其中，台積電在先進封裝（CoWoS）階段需要特殊的多晶片聯合測試向量，推動測試生成技術向系統級演進。
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可靠性實驗室與車載認證機構：生成的老化/應力測試模式被用於HTOL（高溫工作壽命）等可靠性驗證，是車規級AI晶片（如用於自動駕駛的算力晶片）獲得AEC-Q100認證的關鍵輸入。
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晶片廠商品質管控團隊：利用測試生成提供的診斷向量，對客戶退回的失效晶片進行故障定位，實現精確到掃描單元甚至標準單元的物理缺陷分析，加速製程改善。
8 受益公司
技術浪潮推動下，提供測試生成工具、服務以及受到間接拉動的公司構成了清晰的產業版圖。
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EDA龍頭企業（直接受益）
- Synopsys：其TestMAX系列覆蓋DFT實現、確定性ATPG、BIST和診斷，是當前市場份額最高的測試解決方案之一。2023財年公司整體營收58.4億美元（來源：Synopsys FY2023年報），測試相關營收未獨立揭露，但分析師估計其在數字設計實現板塊中佔重要比例。
- Cadence：Modus DFT軟體套件提供從掃描插入到ATPG和良率分析的全流程。2023年總營收40.9億美元（來源：Cadence 2023年報），與Synopsys同據第一梯隊。
- Siemens EDA：Tessent產品線在儲存器測試、邊界掃描和晶片診斷方面積累深厚，尤其以MBIST和IJTAG網路見長，是很多AI晶片公司的核心選擇。
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測試裝置廠商（間接拉動）
- Advantest：主力SoC測試系統V93000是AI晶片FT測試的主力平台。2022財年營收約5600億日元（約39億美元），其公開投資者報告中將AI/高效能運算列為增長引擎。
- Teradyne：UltraFLEX系列同樣承載大量AI晶片測試。2023年營收約26.5億美元，公司預計AI應用的測試需求將持續多年增長。
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國內生態參與者
- 華大九天：國內EDA龍頭企業，數位電路設計流程中包含DFT和部分測試生成技術，但目前與國際三大家的全整合解決方案仍有差距。2023年營收約10億元（來源：華大九天2023年報），測試工具位在其發展戰略中。
- 廣立微：聚焦良率提升和測試晶片設計，與測試生成上下游互補關係，2023年營收約4.3億元人民幣。
- 芯華章等新創企業：部分初創公司嘗試以智慧方法切入測試最佳化環節，但尚未形成商業產品，營收規模公開資料未見。
以上僅為技術鏈中各環節代表性企業，不構成任何投資建議或買賣判斷。公司營收和業務描述均來源於各公司公開年報及產品介紹，讀者應自行核實最新資訊。
9 市場規模
測試生成的直接市場鑲嵌在EDA和測試服務兩大板塊內，難以割裂統計，但從幾個維度可以量級估算。
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EDA工具市場規模：根據ESD Alliance（電子系統設計聯盟）2023年第四季度報告，全球EDA及SIP市場全年營收約為87.7億美元（2023自然年，口徑含CAE、IC物理設計與驗證、PCB/MCM和SIP等）。其中與測試直接相關的“IC物理設計與驗證”及“DFT/ATPG”並無單獨官方細分，但行業估計DFT/ATPG工具及相關IP授權規模約在8-12億美元區間（基於第三方市場調研公司如Pund-IT報告的非公開估算，公開可查資料未見精確揭露）。
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晶片測試服務市場：VLSI Research（現TechInsights）曾測算全球半導體測試裝置市場2022年約90億美元量級（包含SoC測試機、儲存器測試機等）。考慮到AI晶片測試時間長於平均，其貢獻的ATE機時與裝置折舊佔比顯著高於傳統晶片。
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需求驅動因素：AI晶片複雜度對測試生成的拉動體現在測試時間與資料量的非線性增長。據Synopsys在2022年技術白皮書中的趨勢圖（非精確財務資料），7nm以下工藝節點晶片的平均測試向量資料量較28nm節點增長10倍以上，測試時間增長3-5倍，均推高測試生成工具的單價和ATE配套需求。
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區域結構：北美仍是測試生成工具的最大消費市場，佔比超50%；亞太區（尤其是中國臺灣、韓國、中國大陸）因晶圓製造和封測集中，是需求增速最快的地區。針對中國市場的EDA國產化政策進一步帶來結構性機會，但涉及國家安全篩查，增量數字難以精確量化。
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未來展望：ArF浸沒式光刻和EUV帶來的工藝微縮使缺陷特徵更復雜，將在2025-2030年間繼續驅動每設計一套測試向量所需的努力和工具投資。公開資料未見該細分市場有逐年的獨立預測報告，但其走勢與先進節點邏輯產量強相關。
10 玩家對比
測試生成商業工具有“三駕馬車”，工程師在選型時關注的維度包括：核心演算法效能、對先進節點的支援力度和生態整合深度。
| 對比維度 | Synopsys TestMAX | Cadence Modus | Siemens Tessent |
|---|---|---|---|
| ATPG引擎 | 支援混合壓縮架構，針對多核ATPG分佈最佳化，對大網表並行處理能力強。 | 與Genus綜合和Innovus版面配置佈線緊耦合，可直接利用物理資訊指導故障覆蓋。 | 專注於故障診斷和良率分析，其ATPG引擎在車載晶片的診斷解析度上有顯著積累。 |
| 記憶體測試 | TestMAX提供整合式MBIST和修復方案，在HBM2E/HBM3測試上有專門最佳化。 | Modus MBIST支援通用儲存器和定製儲存器，但部分使用者反饋與Tessent相比成熟度略遜。 | Tessent MemoryBIST長期是行業黃金標準，支援複雜配置和線上修復，HBM測試市場佔有率據信領先。 |
| 機器學習支援 | 2023年推出TestMAX Advisor，利用ML預測測試點並最佳化向量生成順序，部分演示顯示執行時間降低20%（來源：Synopsys 2023使用者大會公開演講）。 | Modus ML引入流量學習，提高覆蓋率收斂速度，具體公開資料未見。 | Siemens EDA推出Tessent StreamScope機器學習診斷，助力失效定位；ATPG側的ML增強仍在早期採用階段。 |
| 生態系統繫結 | 自然與Synopsys完整數字流程（Fusion Compiler）無縫整合，亦支援第三方工具。 | 同樣深度整合Cadence全流程，可在設計初期迭代DFT並提前最佳化。 | 相對中立，可對接不同綜合工具，更適合多元化EDA環境的團隊。 |
注：上述對比基於各公司2022-2023年公開技術資料和第三方技術社群反饋，具體工具效能受設計特性和版本影響，選擇時需通過實際電路評估。沒有任何工具能在所有案例中全面佔優。
11 風險
在行業樂觀預期中，測試生成面臨的挑戰和風險同樣不可忽視：
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技術瓶頸風險：隨著Chiplet和3D-IC興起，跨芯粒的測試訪問和向量生成缺乏統一的EDA工具鏈支援，可能成為多芯粒AI晶片量產的瓶頸。當前UCIe、IEEE 1838等標準仍在完善互操作性，相關測試生成工具尚處發展初期，無法與2D晶片的成熟度相比。
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工藝微縮導致的故障多樣性與不可測性：3nm以下製程中，量子隧穿、時序邊際故障的比例上升，傳統固定型故障模型可能漏檢大量潛在缺陷。即使故障覆蓋率達到99%，逃逸的1%可能集中在構成AI計算陣列的某些關鍵資料通路上，造成嚴重良率損失。這類“覆蓋率幻覺”已在部分高階製程實驗中得到證認（來源：IEEE ITC 2022會議論文）。
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成本失控風險：為了維持覆蓋率，測試向量資料量和測試時間可能會呈指數增長，推高ATE配置要求和每片晶片測試成本。當測試成本接近製造成本的10%時（行業常規警戒線），可能迫使設計公司減少向量集或降級覆蓋率，從而在風險敞口中妥協。
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供應鏈依賴風險：整條測試生成工具鏈高度集中於北美三家公司，對非美企業構成供應鏈安全風險。國內EDA廠商在DFT和ATPG完整度上仍有顯著差距，可能在極端地緣政治情勢下出現“工具斷供但晶片仍需量產”的窘境。
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人才與知識斷層風險：DFT和測試生成需要橫跨設計、工藝、演算法等多領域的資深工程師。全球範圍內具備先進AI晶片測試規劃能力的團隊屈指可數，人才供給遠跟不上產業擴張速度，可能導致未來交付拖延。
12 誤讀糾偏
業界對測試生成存在幾大普遍誤解，需要逐一釐清。
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誤讀一：“只要故障覆蓋率超過99%，晶片就可以高枕無憂。”
- 事實：覆蓋率統計僅基於所選故障模型，並不代表晶片在所有工作條件下的真實失效情況。特定資料模式下的乘加器精度丟失、老化導致的訊號漂移，可能完全不在固定型或跳變模型覆蓋範圍內。AI晶片的可靠性邊界遠超出傳統覆蓋率指標。
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誤讀二：“測試生成是設計完成後才補做的流程。”
- 事實：在先進SoC專案中，DFT架構必須在晶片定義階段就與功能架構協同設計。晚期才插入DFT不僅大幅增加設計迭代時間，還可能因時序衝突和麵積限制使得故障覆蓋率無法達標，直接導致流片失敗。
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誤讀三：“AI可以完全替代傳統ATPG，自動完成所有測試生成。”
- 事實：目前機器學習僅作為輔助手段最佳化ATPG搜尋或故障模擬，離“全自動、全模型覆蓋”還有本質差距。ML模型的黑盒特性使其在安全攸關的測試決策中難以作為唯一依據，且其泛化到新設計的能力仍受限。
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誤讀四：“測試生成只關乎量產測試，和終端使用者無關。”
- 事實：資料中心中的AI加速卡，其運維階段的安全與預防性自檢都依賴測試生成的片上BIST和診斷向量。車載AI晶片更是依據測試生成的故障分類制定功能安全降級策略，直接關係到出行安全。
13 最新事件
（本段基於2023-2024年公開行業動態，未能窮盡所有進展）
- 2023年6月：Synopsys在使用者論壇中展示TestMAX Advisor的AI驅動測試最佳化能力，聲稱針對5nm AI晶片設計減少了約18%的測試生成執行時間（基於特定使用者案例，非標準化基準，來源Synopsys新聞稿）。
- 2023年9月：Intel在年度創新大會上透露，其Gaudi2/3等AI晶片採用了基於晶片內建硬體監測器的測試生成新方法，能夠在系統執行期間動態檢測計算單元退化，細節尚未完整公開。
- 2023年11月：IEEE國際測試會議（ITC）上，多篇論文探討了基於大型語言模型輔助測試程式生成的可行性，實驗顯示可自動生成部分BIST配置指令碼，但距離電路級ATPG仍遠。
- 2024年2月：Siemens EDA宣佈Tessent Support for 3Dblox，支援台積電3Dblox標準的Chiplet測試設計規則，增強了多芯粒測試整合的自動化程度。
- 2024年5月：中國大陸某AI晶片公司在其流片報告中提及，為7nm AI訓練晶片生成的壓縮測試資料量突破了12 Gb/顆（來源：該公司向主管機構提交的技術揭露摘要，公司名稱未公開），凸顯向量規模持續膨脹。
- 2024年6月：Advantest釋出面向高並行測試的FVI16浮點向量介面板卡，專門用於AI晶片的大向量載入，峰值傳輸速率較上代提升2倍。
上述事件均為公開資訊整理，存在資訊更新不完整的可能性，讀者應以各公司官方最新公告為準。
14 追蹤指標
對希望持續追蹤測試生成技術演進和產業景氣度的觀察者，可重點關注以下指標：
- EDA季度營收增速：ESD Alliance每季度釋出的EDA軟體營收報告，尤其關注“IC Physical Design & Verification”和“Semiconductor IP”兩大分類的增長率，間接反映測試生成工具的需求熱度。
- 專利申報方向：主要EDA廠商每年在DFT/ATPG領域的專利申請數量和技術方向（如ML增強、3D測試等），可從WIPO或美國專利商標局資料庫獲取。
- ATE裝置出貨量：Advantest、Teradyne的季度出貨訂單（尤其是SoC測試系統），是AI晶片測試需求增量的先導指標。
- 代工廠工藝缺陷密度（D0）報告：台積電在技術論壇中公佈的各工藝節點缺陷密度演進趨勢，D0越高意味著對測試生成苛刻度要求越高。
- 國際測試會議（ITC）錄用論文：論文主題分佈可揭示業界的難題焦點（如最近幾年3D IC故障建模、矽基光互連測試等）。
- 晶片召回或重大缺陷事件：如有知名AI晶片因測試逃逸發生批次性召回，會成為評估測試生成重要性的反面案例（近年暫未發生大規模公開召回，但小眾產品線偶有基於功耗邊角的故障報道）。
- 人才招聘趨勢：LinkedIn等平台中DFT工程師的需求量以及薪酬中位數變化，可作為產業擴張強度的微觀證據。
15 信源
為確保資訊的可追溯性，本概念頁撰寫過程中參考的公開資訊來源包括：
- 行業標準與書籍
- Laung-Terng Wang et al., VLSI Test Principles and Architectures, Morgan Kaufmann, 2006.
- IEEE 1149.1 Standard for Test Access Port and Boundary-Scan Architecture.
- IEEE 1838 Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits.
- 企業公開報告與揭露
- Synopsys, Inc. 2023 Annual Report and related earnings releases.
- Cadence Design Systems, Inc. 2023 Annual Report.
- Advantest Corporation Integrated Report 2022.
- Teradyne, Inc. 2022 & 2023 Annual Reports.
- 華大九天 (Empyrean Technology) 2023年年度報告。
- 行業分析機構
- ESD Alliance, Electronic System Design Market Report, 2023 Q4.
- TechInsights (原VLSI Research) 半導體測試裝置市場追蹤。
- 學術會議與論文
- IEEE International Test Conference (ITC) 2022, 2023 論文集。
- ACM/IEEE Design Automation Conference (DAC) 2023, Technical Program.
- 技術媒體與產品文件
- SemiEngineering 關於DFT、ATPG的深度技術分析。
- Synopsys TestMAX、Cadence Modus、Siemens Tessent官方技術白皮書（各公司官網可獲取，不一一列明連結）。
- NVIDIA H100 Tensor Core GPU Datasheet (2022).
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