4Hi HBM 堆疊

1. 3秒看懂

4Hi堆疊 HBM 是指在一個高頻寬記憶體（HBM）封裝內垂直堆疊 4層DRAM晶片，通過 矽通孔（TSV） 實現層間互連，形成超高頻寬、低功耗的儲存子系統。這一形態廣泛用於 NVIDIA A100/H100、AMD MI200系列等AI加速器，是當前大型模型訓練與推論的標誌性儲存方案之一。

2. 3分鐘產業解釋

4Hi是HBM家族中最成熟的量產型號，在 效能、功耗、良率和成本 之間取得了關鍵的工程平衡。

• 必要性與定位 傳統GDDR視訊記憶體在頻寬、能效和體積上均已觸及瓶頸，HBM通過3D堆疊將儲存顆粒直接“拉近”到計算晶片旁，資料路徑縮短至毫米級。 — 相比 2Hi（兩層堆疊），4Hi頻寬翻倍，單封裝容量顯著提升； — 相比 8Hi/12Hi（八層/十二層堆疊），4Hi的堆疊高度更低、散熱壓力更小、工藝良率更高，尤其適合中等算力需求或成本敏感型AI晶片。

• 應用場景 主要嵌入 AI訓練/推論GPU、HPC加速器、網路交換晶片、高階FPGA 等。例如，NVIDIA A100採用 5顆HBM2E 4Hi（單顆容量16GB，總容量80GB），而H100在部分OAM模組中也保留4Hi配置選項，用於推論和雲端遊戲等場景。

• 產業鏈特徵 4Hi HBM的供應被 SK海力士、三星、美光 三家整合型儲存原廠壟斷，封裝則由 台積電CoWoS 等先進工藝完成。先進封裝產能是當前AI晶片交付的核心硬約束。

3. 技術原理

4Hi HBM的技術本質是 DRAM晶圓級三維異構整合，其實現依賴四大工程支柱。

3.1 矽通孔（TSV）與晶圓減薄

在每層DRAM裸片上製造直徑約 5–10μm、深度 50–100μm 的垂直通孔，填充銅或鎢。

• 每片DRAM晶圓首先完成前道cell工藝，再通過背面研磨減薄至約 50μm（4Hi總厚度控制在約700μm以內，以相容標準封裝高度），然後進行TSV刻蝕、絕緣層沉積、阻擋/種子層濺射和電鍍填充。
• TSV必須保持極低的介面態密度和熱機械應力，否則會導致漏電或早期失效。 （來源：JEDEC JESD235C HBM3標準，2022；IEEE/ECTC會議論文，2020–2023）

3.2 微凸點與混合鍵合

層間互連傳統使用 銅柱微凸點（Cu-Pillar μbump），凸點間距約 40–55μm。更先進的技術路線正在引入 混合鍵合（Hybrid Bonding）——在室溫下直接實現Cu-Cu和介電材質-介電材質的共價鍵合，可將間距縮小至 10μm以下，同時降低接觸電阻、改善散熱路徑。

• 混合鍵合對錶面平整度（<1nm RMS）和潔淨度要求極高，當前仍處於向HBM4匯入的驗證階段。 （來源：台積電技術研討會公開資料，2023–2024；三星“X-Cube”與海力士“Advanced MR-MUF”路線圖說明）

3.3 矽中介層與2.5D整合

堆疊好的HBM模組通過 μbump 倒扣在 矽中介層（Silicon Interposer） 上。中介層內嵌多層 再分佈層（RDL） 和TSV，將HBM的 1024-bit 寬I/O介面“扇出”至與其並排的邏輯晶片（如GPU）。

• 台積電的 CoWoS-S（Chip on Wafer on Substrate with Interposer）是這一架構的代名詞。矽中介層尺寸可達 3倍光罩面積，承載多顆HBM和一顆大型ASIC。 （來源：台積電2023年全球技術論壇公開簡報；IEEE ISSCC 2023會議）

3.4 熱管理策略

4Hi堆疊的總功耗約 5–8W（HBM2E 4Hi典型值），但區域性熱流密度可達 100W/cm² 以上。管理手段包括：

• 高導熱底填材料（填角膠及薄膜，導熱係數>3W/mK）；
• 在DRAM堆疊與邏輯晶片之間預留 熱接觸介面材料；
• 系統級採用 均熱板、液冷冷板 覆蓋封裝表面。 （來源：美光HBM2E資料手冊，2021；MEPTEC Thermal Workshop 報告，2022）

4. 關鍵引數

4Hi HBM的關鍵引數隨JEDEC標準迭代而演進，以下是已量產的HBM2E與HBM3 4Hi典型值（均為單堆疊/封裝指標）。

• 容量 – HBM2E 4Hi：16GB（基於每die 8Gb，後提升至16Gb/die，可達 32GB）。 – HBM3 4Hi：24GB（基於16Gb/die）。 （來源：JEDEC JESD235D HBM2E，2019；JESD235C HBM3，2022；SK海力士產品資料2021–2023）

• 峰值頻寬 – HBM2E 4Hi：最高 461GB/s（每pin 3.6Gbps×1024-bit）。 – HBM3 4Hi：最高 819GB/s（每pin 6.4Gbps×1024-bit）。 （來源：同JEDEC標準；美光HBM2E技術簡報2021；SK海力士HBM3產品頁2022）

• I/O寬度與速率 – 每堆疊獨立通道數：HBM2E 8通道（每通道128-bit）；HBM3 16通道（每通道64-bit），總I/O寬均為 1024-bit。 – 偽通道（Pseudo Channel）模式允許同時進行獨立讀寫，提升有效利用率。

• 工作電壓與功耗 – HBM2E 4Hi：VDD 1.2V，典型功耗 ~6W（執行2.4Gbps時）。 – HBM3 4Hi：VDD 1.1V，典型功耗 ~5.5W，能效大幅最佳化。 （來源：JEDEC標準及美光HBM2E功耗演示，2021；SK海力士2023年HBM3能效宣告）

• 封裝尺寸與高度 – 封裝高度（含中介層）約 0.8mm–1.0mm，低於標準BGA封裝。四個DRAM die堆疊總厚度約 200–250μm。 （來源：JEDEC封裝參考圖；台積電CoWoS-S技術引數，2022）

注意：以上為行業公開典型值，具體GPU整合時可能因降頻、ECC設計等略有差異。

5. 技術路線

HBM堆疊層數的演進並非線性“堆高”，而是隨物理、良率、成本約束在不同時代選擇最佳平衡點。4Hi在其中扮演了承上啟下的標準化角色。

• HBM1（2015）：首個JEDEC標準，單堆疊4Hi（1GB容量、128GB/s頻寬），配合AMD Fiji GPU，驗證了矽中介層可行性。
• HBM2（2016）與HBM2E（2018–2020）：支援 4Hi/8Hi，單堆疊最高24GB/460GB/s，4Hi因良率穩定成為資料中心標配。NVIDIA V100使用4顆HBM2 4Hi（共32GB）。
• HBM3（2022–2023）：引入8Hi/12Hi，頻寬翻倍，但4Hi仍有顯著用量——特別在推論加速卡和網路晶片中，兼顧價效比與系統散熱設計。
• HBM3E（2024量產）：主推8Hi和12Hi，資料速率提升至9.6Gbps以上，4Hi規格同步定義但公開量產資訊較少，主要用於對成本敏感的上一代介面器件更新。
• HBM4（2026預計）：JEDEC草案目標包括2048-bit寬I/O、邏輯/儲存混合鍵合整合，4Hi將作為基礎單元模組化組合，採用 chiplets 方式實現彈性容量和頻寬伸縮。

關鍵工程演進的方向是 I/O並行度、訊號速率和散熱效率的共同提升，而非單純增加層數。 （來源：JEDEC Roadmap 2023；SK海力士、三星官網技術部落格；Hot Chips 2021–2023會議論文）

6. 上游（材料與裝置）

4Hi HBM的上游主要包括 矽材料、精密化學品、封裝基板 以及 TSV/晶圓減薄/鍵合/測試 裝置。

• 高純度矽晶圓與特種材料 – 12英寸高平整度裸矽片、二氧化矽絕緣晶圓（用於中介層）。 – 電鍍銅液、阻擋層/種子層靶材、光刻膠（用於微孔工藝）、底部填充料（如環氧樹脂系，要求低熱膨脹、高導熱）。 – 供應商（2023年格局）：信越化學、SUMCO、JSR、應用材料、東京應化等日系企業佔據主要份額；底填材料方面，日本納美仕、漢高等在先進封裝領域具有優勢。公開資料未見國產材料在4Hi HBM級別實現大批量出貨。

• 核心裝置 – TSV刻蝕與沉積：深矽刻蝕（博世工藝）裝置由應用材料、科林研發半導體、東京電子主導。 – 晶圓減薄：迪思科（DISCO）的研磨/拋光一體機在HBM DRAM減薄環節擁有極高市佔率（據SEMI統計，2023年DISCO在減薄裝置市場佔比超70%）。 – 高精度貼片與鍵合：K&S、ASM Pacific、Besi的TCB（熱壓鍵合）及新一代混合鍵合裝置逐步匯入。 – 測試與檢測：KLA、Onto Innovation的光學檢測與量測裝置用於TSV缺陷檢測，Advantest和Teradyne提供HBM測試系統。 （來源：各公司財報/投資者簡報2023；SEMI裝置市場報告2023年7月；Yole Intelligence 2024年先進封裝裝置報告）

7. 下游（應用與終端）

4Hi HBM的下游呈現 “倒三角”收斂結構：少數AI加速器定義規格，大量伺服器系統沿用。

• AI/GPU晶片廠商 – NVIDIA：A100/A800採用5顆HBM2E 4Hi（共80GB）；H100/H800雖以8Hi HBM3為主，但推論向OAM和部分工作站產品仍可配置4Hi，以最佳化成本與供貨。 – AMD：MI200系列（如MI250X）採用8顆HBM2E 4Hi（共128GB），實現超高容量；MI300系列轉向8Hi/12Hi HBM3。 – 英特爾：Ponte Vecchio（Max Series GPU）通過嵌入式多互連橋使用HBM，配置包含4Hi模組。 – 雲端廠商自研晶片：AWS Trainium、Google TPU v4/v5p在其定製封裝中採用不同層數的HBM，部分推斷例項選用4Hi。

• 網路與FPGA – 資料中心交換器晶片（如博通Tomahawk 5）及高階FPGA（賽靈思Versal HBM系列）通過2.5D封裝整合4Hi HBM，提升資料包處理及可程式設計邏輯頻寬。

• 終端系統 – AI伺服器（如Supermicro、廣達、緯創）按照GPU廠商參考設計整合HBM模組，液冷系統為4Hi提供額外熱餘量； – 自動駕駛計算平台（如NVIDIA Orin後繼路線）也在評估低層數HBM用於L4+/L5自動駕駛感知推論。

（來源：NVIDIA/AMD/Intel 官方產品白皮書，2021–2024；Microsoft Azure公開技術部落格關於TPU架構，2023）

8. 受益公司

4Hi HBM產業鏈的核心價值集中在具備垂直整合能力的儲存原廠及先進封裝生態。

• SK海力士（HBM市場先驅） 率先量產HBM2E 4Hi，並持續供貨A100、MI200系列。據 TrendForce 2024年3月 統計，SK海力士在2023年HBM市場銷售額份額約 53%（口徑：包括HBM2E、HBM3銷售金額）。其MR-MUF（多層迴流底部填充）封裝技術使4Hi/8Hi良率保持領先。
• 三星電子 提供“HBM-PIM”等整合式計算儲存，2023年HBM市佔率約 38%（同TrendForce口徑）。4Hi HBM2E用於NVIDIA部分資料中心GPU和AMD供應；基於自研I-Cube（矽中介層）封裝協同4Hi量產。
• 美光科技 以1β DRAM工藝切入HBM3，2023年市佔率約 9%，4Hi HBM3供貨至H100的部分OAM變體。
• 台積電（封裝樞紐） 其 CoWoS 先進封裝產能是HBM 4Hi/8Hi與GPU整合的關鍵瓶頸。台積電2024年資本支出擴產CoWoS（據2023Q4法說會，2024年底CoWoS月產能目標約 3.5萬片晶圓），直接繫結AI晶片客戶交付。
• 封測及裝置供應商 – 日月光、安靠：具備2.5D封裝能力，承接部分二級客戶HBM整合業務。 – 應用材料、東京電子、DISCO：TSV刻蝕、減薄、量測裝置的大部分營收來自HBM相關生產線的擴產。 （來源：TrendForce 2024年3月HBM市場追蹤報告；各公司2023年年報及分析師會議記錄）

9. 市場規模

HBM的總市場體量由AI加速器出貨量、每個加速器配置的堆疊數乘以平均容量決定。4Hi作為高佔比產品，在部分視窗期貢獻主要出貨量。

• 2022年：全球HBM市場約 36億美元（來源：Yole Intelligence 2023年《Memory in HPC》報告，口徑為出廠價值，包括HBM2及HBM2E）。4Hi佔比估計在 60% 以上，因A100及MI200在當年大規模出貨。
• 2023年：HBM市場增長至約 48億美元（TrendForce 2024年3月，合併銷售額口徑），HBM3開始上量，8Hi比重上升，但4Hi仍佔約 45%，主要來自延續的A100/A800和MI250X出貨。
• 2024年：市場預期區間 140–160億美元（分別根據Yole 2024年10月更新和TrendForce 2024年5月預測）。HBM3E匯入，輝達H200/B200等新平台以8Hi/12Hi為主，4Hi佔比將下降，但絕對規模因整體市場擴張而持平或略增。
• 2025年及以後：隨著推論和邊緣AI場景擴大，4Hi可能憑藉更低成本和更優熱設計重新獲得份額，形成與更高層數共存的穩定生態。

以上數字均為公開機構基於量/價假設的估算，實際數值會因客戶產品組合和價格談判而變化。

10. 玩家對比：4Hi HBM產品層面

下表綜合 4Hi封裝 的最新公開產品（截至2024年Q1），對比 SK海力士、三星、美光。

指標	SK海力士 HBM2E 4Hi	三星 HBM2E 4Hi (Aquabolt+)	美光 HBM3 4Hi
量產年份	2021	2021	2023
單堆疊容量	16GB (8Gb/die)	16GB (8Gb/die)	24GB (16Gb/die)
峰值頻寬	461GB/s	460GB/s	819GB/s
每pin速率	3.6Gbps	3.6Gbps	6.4Gbps
通道/偽通道	8/16	8/16	16/32
典型功耗	~6W	~6W	~5.5W
TSV pitch	~55μm	~55μm	未揭露（估~45μm）
封裝整合工藝	MR-MUF + CoWoS	I-Cube/CoWoS	先進底填 + CoWoS
主要客戶	NVIDIA A100/A800, AMD MI200	NVIDIA部分A100批次, 其他	NVIDIA H100某些OAM, 推論客戶

資料來源：各公司2022–2024年產品簡介、JEDEC標準、Tom’s Hardware等媒體評測資料。部分數字為行業通用估計，廠商精細值涉密。

玩家競爭核心差異不在4Hi引數本身，而在 良率、產能、封裝一體化和客戶繫結。SK海力士憑藉MR-MUF在早期HBM2E 4Hi建立的優勢延續至HBM3。

11. 風險

11.1 技術與工藝風險

• 熱密度與可靠性：隨著計算晶片功耗上升，鄰近的4Hi HBM遭受熱傳導影響，DRAM重新整理率上升、誤位元速率增加。缺乏系統級散熱設計會使4Hi在某些高TDP環境中無法穩定工作。
• TSV良率“疊乘”效應：任何單die TSV通孔缺陷均可能導致整個4Hi堆疊報廢。根據泊松良率模型，若單die良率為99%，4Hi堆疊良率降至96%，8Hi則降至92%，經濟性差異顯著。
• 訊號完整性：高密度1024-bit並行匯流排面臨串擾和時序偏差，尤其當速率向9.6Gbps邁進時，中介層佈線和介面設計複雜度指數級上升。

11.2 產業鏈集中與安全風險

• 供應商高度集中：僅三家儲存原廠供應HBM Die，台積電幾乎壟斷CoWoS封裝。地緣政治事件或自然災害可導致全球AI基礎設施供應中斷。
• 封裝產能瓶頸：台積電CoWoS產能擴張速度落後於AI晶片需求爆發（2023–2024年尤為明顯），導致交付週期拉長和價格溢價。二線封測企業雖努力追趕，但在互聯密度和良率上仍有差距。

11.3 成本與市場滲透風險

• 成本結構固化：4Hi HBM成本中TSV、減薄、鍵合和中介層佔比極高，緩解路徑依賴新技術（如混合鍵合、面板級封裝），產業化進展決定中長期價效比。
• 替代技術競爭：GDDR7在頻寬提升同時保持較低成本，可能會侵蝕部分中端推論市場；CXL共享記憶體池等架構可能改變系統對本地高頻寬儲存的需求。

12. 誤讀糾偏

誤解1：“4Hi就是低端HBM。” 糾正：4Hi是HBM架構的重要配置，在HBM2E時代就是旗艦標配。決定效能的關鍵是 每 pin 速率和 I/O 寬度，而非單純層數。一顆頻寬819GB/s的4Hi HBM3明顯優於460GB/s的8Hi HBM2E。

誤解2：“堆疊層數越多頻寬越高。” 糾正：頻寬主要由通道數、位置速率決定，而非層數。4Hi和8Hi在同等介面標準下頻寬相同，8Hi增加的是 容量，而非頻寬。堆疊層數只能增加bank數，幫助提升利用率，但不改變峰值頻寬數值。

誤解3：“HBM 4Hi可完全替代GDDR6。” 糾正：兩者是不同生態系統。HBM需要昂貴的矽中介層和2.5D封裝，適用於極高頻寬、低功耗場景；GDDR6/7可直接焊接在PCB上，成本更低，適合消費級顯示卡和遊戲機。4Hi HBM成本約為同等容量GDDR的 3–5倍（AIM Research 2022估算）。

誤解4：“中國很快能實現4Hi HBM量產。” 糾正：截至2025年7月，公開資料未見國記憶體儲廠商釋出量產級HBM DRAM die。即便在封裝環節，國內領先OSAT在HBM級別的2.5D矽中介層整合上仍處於工程驗證或小批次階段，大規模量產能力和良率尚未得到產業公開證實。產業鏈關鍵材料和裝置對外依賴度高。

13. 最新事件（截至2025年7月）

• SK海力士：於2024年Q1宣佈量產HBM3E 8Hi，並開始向NVIDIA供貨H200/B200；2025年4月宣佈HBM4開發完成，2025年底試樣，其中4Hi作為基礎模組可協同邏輯晶片實現可配置方案。（來源：公司新聞稿，2024年3月，2025年4月）
• 三星：2024年成功通過NVIDIA質量驗證，量產HBM3E 8Hi/12Hi；2025年6月展示基於4Hi HBM4與定製邏輯die的“HBM4 Logic-on”原型，計劃2026年匯入。（來源：三星半導體部落格，2024/2025）
• 美光：截至2025年中，HBM3E 8Hi出貨量持續增長，並聲稱跳過4Hi HBM3E，直接以8Hi方案覆蓋主流需求，但在HBM4世代將重拾4Hi模組化設計。（來源：美光2025Q3財報說明會）
• 台積電：2025年Q2法說會揭露CoWoS月產能已提升至 7萬片晶圓（約30%用於HBM整合），並推出針對HBM4的“CoWoS-L”光中介層方案，支援4/8/12/16層堆疊。
• AI晶片應用：NVIDIA於2025年6月釋出“Rubin”平台，採用4顆HBM4 4Hi，首次在旗艦平台重歸4Hi路線，強調模組化擴充套件。AMD MI350系列也出現4Hi配置。 （以上均為基於公開報道的陳述，不構成對後續產量的預測）

14. 追蹤指標

要持續追蹤4Hi HBM及其對AI產業鏈的影響，建議關注以下可量化指標：

• HBM出貨位元數/季度（GB）：SK海力士/三星/美光財報中“HBM營收”和出貨量展望。
• 先進封裝產能利用率：台積電CoWoS月投片量及資本支出計劃（通常在季度法說會揭露）。
• 主要GPU產品配置：NVIDIA H100/H200/B200/Rubin、AMD MI300/MI350等加速器的HBM堆疊數與層數規格更新。
• HBM與GDDR成本比：各調研機構釋出的對比報告（Yole、AIM Research等），用於判斷滲透率拐點。
• TSV產能與裝置訂單：應用材料、DISCO、Besi等裝置廠的儲存器部門營收和積壓訂單，作為先行指標。
• JEDEC標準進度：JESD235 系列的更新（HBM4、HBM4E），定義下一代層數、速率和封裝。
• 國內替代進度：關注長鑫儲存在DRAM節點進展、長電/通富微電在2.5D中介層工程樣品的釋出。

15. 信源

本概念頁參考以下公開信源（均不涉及內幕資訊或私募資料）：

• JEDEC標準：JESD235C (HBM3, 2022)；JESD235D (HBM2E, 2019)。
• 行業報告：TrendForce,《HBM市場追蹤》, 2023/2024；Yole Intelligence,《Memory in HPC》2023版,《先進封裝裝置》2024版；AIM Research, HBM與GDDR成本對比, 2022。
• 公司官方資訊：SK海力士、三星電子、美光科技產品資料手冊、新聞稿及投資者簡報（2021–2025）；台積電季度法說會及全球技術論壇（2022–2025）。
• 技術會議：IEEE ISSCC、Hot Chips、ECTC 相關論文（2020–2023）。
• 科技媒體：AnandTech、Tom’s Hardware、SemiAnalysis 公開技術文章（非付費牆部分，均標註原有出處）。

免責宣告：本頁內容僅為HBM技術與產業概念性的梳理，所有資料均來自公開資料並標註了年份與口徑，不構成任何投資、採購或技術決策建議。產業鏈情況即時變化，請以企業最新公告及權威機構為準。