3D NAND 溝道孔

1. 3 秒看懂

3D NAND快閃記憶體晶片的垂直結構支柱，是一個貫穿數十至數百層儲存單元的微小圓柱形通道。它是儲存單元（電荷陷阱）的公共“導線”，也是決定儲存密度、效能與可靠性的核心物理構造。

2. 3 分鐘產業解釋

想像一棟直衝雲端霄的摩天大樓。3D NAND 技術就是在矽晶圓上，一層一層堆疊儲存單元（好比樓裡的一個個房間）。而“溝道孔”，就是從這棟大樓頂層一直鑽到底層的中央電梯井。 這個“電梯井”（溝道孔）至關重要：

1. 連線所有樓層：每層儲存單元都包圍著這個孔，通過它存入或讀取電子（資料）。
2. 決定大樓形態：孔的直徑、深度、垂直度和孔壁質量，直接決定了這棟“資料大樓”能建多高（堆疊層數）、每個房間能多小（單元密度），以及大樓是否穩固（資料讀寫速度和壽命）。 因此，製造3D NAND，核心挑戰之一就是在越來越高的樓裡，鑽出越來越深、越來越細、越來越直的“電梯井”（溝道孔）。這是光刻、蝕刻、材料和工藝控制能力的終極體現。

3. 技術原理

物理結構

溝道孔是一個貫穿整個3D堆疊層的垂直圓柱體，其橫截面微觀結構由外向內通常為：阻擋層（氧化鋁等）→ 電荷陷阱層（氮化矽等）→ 隧穿氧化層 → 溝道材料（多晶矽）。中心部分可為絕緣填充物或空心。

[示意圖 - 橫截面]
        |  |
--------+--+--------   <-- 襯底（下部選擇柵）
  柵極 -|  |- 柵極
--------+--+--------
  柵極 -|  |- 柵極
--------+--+--------   ... 可重複數百次 ...
  柵極 -|  |- 柵極
--------+--+--------
        |  |
        |  |         <-- 孔道內是溝道材料（多晶矽）
        |  |             中心是絕緣填充物或空心

工作機制

1. 寫入（程式設計）：通過字線（柵極）施加高電壓，電子從矽溝道注入到孔壁的電荷儲存層中被捕獲，改變電晶體的閾值電壓，代表資料“0”。
2. 讀取：通過字線施加參考電壓，根據溝道是否能導通（取決於電荷儲存層捕獲的電荷量），判斷儲存的資料是“0”還是“1”。
3. 擦除：通過襯底或其他方式施加反向高電壓，將儲存層中的電子拉出，使電晶體回到預設閾值電壓狀態。

4. 關鍵引數

溝道孔的物理與電學引數，是衡量工藝先進性的刻度尺：

• 深寬比：深度與直徑的比值，是工藝難度的核心。據公開資料，當前200層以上NAND的深寬比已遠超100:1。
• 孔直徑：隨製程微縮持續縮小，直接影響儲存單元面積與密度，當前頂級節點已接近100奈米量級。
• 垂直度：孔洞自上而下的傾斜角度偏差。垂直度不佳會導致層間對位誤差、電性不均，嚴重時引起漏電或短路。理想目標為90°絕對垂直。
• 孔壁粗糙度：蝕刻和沉積後孔壁的光滑程度。粗糙的表面會降低電子遷移率，並影響電荷儲存層的可靠性和資料保持力。
• 薄膜保形性：在溝道孔內部各功能層（阻擋層、陷阱層、溝道層）的沉積厚度均勻性。不均勻的薄膜是儲存單元效能不一致和可靠性下降的主因。

5. 技術路線

主流廠商在應對溝道孔高深寬比挑戰時，技術路線呈現分化，核心集中在結構、材料和工藝的協同最佳化上：

• 堆疊工藝架構：
  • 單次堆疊 (Single Deck)：早期及低層數方案，一次性完成所有層的堆疊和蝕刻。
  • 多次堆疊 (Multi-Deck/String Stacking)：將高層數分為多個子堆疊分別完成，降低單次蝕刻深度和應力挑戰。是目前100+層以上的主流路徑。各廠商在子堆疊連線處的處理工藝（Plug/Interconnect）上各有專長。
• 柵極成形方式：
  • 浮柵替換 (Replacement Gate/Floating Gate)：先沉積ONON疊層，整體蝕刻溝道孔後，再通過縫隙選擇性移除氮化矽填充金屬柵極。此路徑對蝕刻後的橫向選擇比挑戰極高，以美光為代表。
  • 電荷陷阱 (Charge Trap Flash, CTF)：直接沉積包含金屬柵極的OPOP（氧化物/多晶矽）疊層。此路徑需一次性蝕刻含金屬的高難刻蝕疊層。以三星、SK海力士、鎧俠+西數為代表。
• 外圍電路版面配置 (Periphery Design)：
  • 外圍電路在旁 (CMOS Near Array, CNA)：傳統方案，儲存陣列和外圍邏輯電路在同一平面相鄰。
  • 外圍電路在陣列下 (CMOS under Array, CuA/4D NAND)：將外圍電路置於儲存陣列下方，通過鍵合技術連線。可顯著降低晶片面積、提高晶圓利用率。此路線以SK海力士的“4D NAND”和長江儲存的“Xtacking”架構為代表，但後者邏輯鍵合於陣列上方。

6. 上游

溝道孔的製造極限依賴於裝置和材料供應鏈的協同創新，上游廠商的高度集中使得關鍵環節存在依賴。

• 核心裝置：
  • 高深寬比介質蝕刻機：是定義溝道孔形狀的核心裝置。全球市場由科林研發半導體 (Lam Research) 和 東京電子 (Tokyo Electron, TEL) 主導（據半導體裝置行業公開市場份額資料，2023年），其反應腔設計、等離子體源和脈衝控制技術是決定蝕刻速率、選擇比和均勻性的關鍵。
  • 原子層沉積 (ALD) 裝置：用於在深邃的孔內以原子級精度、高保形性地沉積阻擋層、電荷陷阱層等功能薄膜。主要供應商包括應用材料 (Applied Materials)、科林研發半導體、東京電子。
  • 量測與缺陷檢測裝置：用於線上監控溝道孔的深度、直徑、垂直度及孔內缺陷。供應商包括科磊 (KLA)、應用材料等。
• 關鍵材料：
  • 專用蝕刻氣體：氟碳基（如C₄F₈, C₄F₆）和氟基氣體（如NF₃）是高深寬比蝕刻的主要蝕刻劑，其配方和高純度供應直接影響蝕刻形貌和工藝視窗。
  • 前驅體材料：ALD/CVD工藝沉積氧化矽、氮化矽、金屬柵極所需的高純度化學前驅體。供應商包括德國默克 (Merck KGaA) 旗下的電子材料業務、液化空氣集團 (Air Liquide) 等。
  • 特種硬掩模材料：用於在長時間蝕刻中保護非蝕刻區域，通常為基於碳或含金屬的多層材料。具體成分和工藝為各IDM與材料商深度定製的核心機密。

7. 下游

溝道孔工藝的技術迭代，最終服務於各類NAND快閃記憶體產品，並廣泛滲透至數字經濟的各個角落。

• 直接產品形態：
  • 消費級SSD：採用高密度3D NAND，滿足個人電腦、遊戲主機對高性價比大容量儲存的需求。通常採用QLC或TLC顆粒。
  • 企業級SSD：用於資料中心、伺服器。對高耐久性（通常要求每日全盤寫入次數≥3 DWPD）、低延遲和高服務質量（QoS）有嚴格要求。主流採用TLC，部分讀取密集型場景用QLC。
  • 嵌入式儲存 (eMMC/UFS)：在智慧手機、平板、汽車電子中廣泛使用。要求小體積、高頻寬和低功耗。由溝道孔縮微帶來的密度提升，可在單顆封裝內實現TB級容量。
• 終端應用場景：
  • 生成式AI與高效能運算 (HPC)：大型模型訓練和推論需要超大規模、高速資料湖，直接驅動企業級大容量SSD需求增長。
  • 雲端與資料中心：全球數字化遷移推動雲端端儲存需求持續增長。
  • 自動駕駛與邊緣計算：車身感測器產生海量即時資料，需要高效能、工業級寬溫儲存方案。

8. 受益公司

產業演進歷程中，掌握溝道孔核心技術的廠商在不同環節建立其護城河。

• 儲存器IDM廠商：
  • 三星電子 (Samsung Electronics)：V-NAND技術先驅，長期引領堆疊層數紀錄。公開資料顯示其在2023年已量產236層V8 NAND，並規劃2024年量產第9代V-NAND (290+層)。
  • SK海力士 (SK hynix)：以“4D NAND”的CuA架構在晶片尺寸縮減上有所作為。2023年量產238層產品，並計劃2025年推出321層產品。
  • 美光科技 (Micron Technology)：2022年率先送樣業界首款232層NAND，採用其獨特的CMOS under Array與浮柵替換技術。
  • 鎧俠 (Kioxia) 與 西部資料 (Western Digital)：通過合資企業生產BiCS FLASH。2023年釋出218層產品（第8代BiCS），其CTF技術與多棧堆疊路線持續演進。
  • 長江儲存 (YMTC)：中國大陸在3D NAND領域的代表企業。其“Xtacking”架構通過在兩片晶圓上分別加工陣列和邏輯電路再行鍵合，實現了有差異的晶圓利用率和I/O速度提升路徑。截至2024年初，公開資訊顯示其正努力提升232層產品的產能與良率。
• 核心裝置/材料供應商：
  • 科林研發半導體 (Lam Research)：全球高深寬比蝕刻裝置龍頭。儲存廠商的資本支出和層數升級是其直接增長動力。
  • 應用材料 (Applied Materials)：在ALD、CVD、熱處理等薄膜沉積領域佔據重要市場份額。
  • 東京電子 (TEL)：蝕刻和沉積裝置的主要雙頭供應商之一。
  • 科磊 (KLA)：工藝控制（量測與檢測）領域的壟斷性公司。

9. 市場規模

溝道孔工藝作為3D NAND製造的必經之路，其直接的市場價值體現在驅動NAND快閃記憶體整體的供需與迭代。

• 整體市場：據CFM快閃記憶體市場資料，2023年全球NAND Flash市場規模約為398億美元，受週期下行影響年增率下滑。長期看，儲存密度提升帶來的單位元成本下降是驅動市場增長和容量擴張的根本動力。
• 資本支出（Capex）：2023年是NAND資本支出低谷，據IC Insights/TechInsights 估計約在200-250億美元區間（含裝置與廠房）。其中，用於高深寬比蝕刻、沉積等與溝道孔直接相關的裝置採購金額所佔比例顯著。隨著2024-2025年行業進入上升週期，為鋪設更先進層數工藝而進行的投資預定將逐步回暖。
• 容量與層數遷移：溝道孔的工藝成熟度，決定了行業從2xx層向3xx層甚至更高層數遷移的節奏。這個遷移過程本身就創造了一個由裝置升級和新產能建設驅動的市場。例如，由200+層產能升級至300+層，部分關鍵蝕刻和沉積裝置需要更換或升級，形成新訂單。
• 具體資料提示：關於溝道孔工藝本身的市場價值公開資料未見，因其並非獨立市場，而是NAND市場價值創造鏈條中最核心的技術環節，其價值體現在NAND最終產品的成本結構中。

10. 玩家對比

基於公開的廠商旗艦產品資訊，進行技術層面的定性對比：

廠商	架構名稱	量產層數 (據公開資訊，截至2024年初)	關鍵工藝特徵
三星	V-NAND	236層 (V8)	電荷陷阱浮柵(CTF)，單棧或多棧，率先採用“門極貫穿環”（Gate Through Hole）等技術
SK海力士	4D NAND	238層	CMOS under Array (CuA) 架構，以高晶圓利用率和儲存密度著稱
美光	-	232層	浮柵替換 (Replacement Gate) 技術，CMOS under Array，強調耐久和高效能
鎧俠/西數	BiCS FLASH	218層 (第8代)	電荷陷阱浮柵(CTF)，採用多棧堆疊與最佳化的 CBA (CMOS directly Bonded to Array) 架構
長江儲存	Xtacking	向上衝刺中	晶圓鍵合 (Wafer Bonding)，在陣列與邏輯電路的並行製造上實現優勢，I/O速度更快

注：當前行業的實際量產能力與技術實力需結合良率、成本結構及產能規模綜合判斷，上述對比僅反映公開的技術路線選擇。

11. 風險

溝道孔工藝的推進伴隨著多重技術與產業風險：

• 技術極限風險：當前高深寬比蝕刻深寬比已超100:1，逐步逼近物理極限。孔洞扭曲、未開孔、底部“鳥嘴”缺陷等問題隨層數增加呈指數級增長，可能導致良率大幅下降。
• 成本遞減趨勢減緩：儲存晶片長期依賴技術升級降低單位元成本。當工藝難度激增，所需的裝置（如更高階的蝕刻機）、材料和更長加工時間可能導致單位元成本下降斜率放緩，甚至反轉。
• 專利與智慧財產權壁壘：溝道孔相關的蝕刻工藝、掩模設計、孔洞填充等關鍵技術被少數頭部IDM和裝置商通過專利嚴密保護。後進者面臨極高的專利牆風險和法律訴訟隱患。
• 供應鏈的地緣政治風險：關鍵裝置（如高深寬比介質蝕刻機）的供應高度集中在少數美國和日本企業手中。出口管制政策是懸於所有非本土裝置體系廠商頭上的達摩克利斯之劍，可能隨時阻斷技術升級路徑。
• 產能錯配與週期性損失：為追求層數領先而投入的鉅額資本，若面臨需求疲軟，將導致高昂的折舊成本，造成嚴重經營虧損。儲存行業的強週期性使每一輪先進產能擴張都伴隨著巨大財務風險。

12. 誤讀糾偏

• 誤讀1：“3D NAND的層數可以直接等於儲存單元的層數。”
  • 糾偏：不準確。通常所說的“232層NAND”，指的是堆疊的柵極/儲存層的數量。一個完整的溝道孔貫穿這些層，但其中還包含選擇柵、偽柵、虛設層等非儲存層。因此，有效儲存單元層數可能略低於標稱的堆疊層數，具體差異取決於廠商的設計。
• 誤讀2：“只要買到最好的蝕刻機就能在溝道孔上領先。”
  • 糾偏：嚴重低估了系統工程的複雜性。溝道孔的效能表現是裝置硬體、工藝配方(Recipe，如蝕刻/沉積步驟、時間、氣體比例)、整合材料（硬掩模、薄膜應力管理）、線上量測反饋系統多位一體深度協同的成果。業界領先者通常與裝置商有深度聯合開發，形成獨家專有的“黑箱”能力。
• 誤讀3：“層數越多的3D NAND，速度一定越快。”
  • 糾偏：不一定。更高層數主要帶來儲存密度（容量）提升和單位元成本下降的優勢。但資料讀寫速度（延遲/吞吐率）更依賴於外圍電路的設計（如多平面操作）、介面速度（如從ONFi 4.0升至5.0）、控制器演算法等。極高層數的溝道孔可能因高電阻、高電容而對內部訊號建立時間有輕微負擔，需通過電路設計補償。
• 誤讀4：“溝道孔工藝只在蝕刻環節有挑戰。”
  • 糾偏：以偏概全。蝕刻僅是“挖洞”一步。更難的在於挖好之後，以單原子層級的精度在深寬比超100:1的洞壁內，完美一致地沉積阻擋層、儲存層、隧道層、溝道層等4-5層不同薄膜，並確保沒有空洞、沒有應力開裂。原子層沉積(ALD)的挑戰不亞於蝕刻。

13. 最新事件

• SK海力士321層NAND樣品 (據公司2023年8月新聞報導)：SK海力士宣佈開發出其321層堆疊的1Tb TLC 4D NAND樣品，顯示了其將溝道孔工藝推至300層以上的執行力與路線圖。
• 三星計劃2024年量產第9代V-NAND (據2023-2024年行業媒體及三星分析師日)：三星公開表示正研發第9代V-NAND，預測堆疊層數超過290層，並計劃於2024年量產，以保持技術領先性。
• 長江儲存產能擴張受限 (綜合外媒2022-2023年報導)：受美國出口管制新規影響，長江儲存在獲取先進高深寬比蝕刻等相關裝置的路徑上受阻，其向更高層數工藝的邁進面臨挑戰，正在探索基於現有裝置的工藝創新。
• 美光啟動極紫外(EUV)光刻在NAND製造的研究 (行業技術論壇討論)：業界開始探討EUV被引入NAND製造環節，以簡化部分圖案化步驟的可行性。若成為現實，可能會在未來改變溝道孔周邊的光刻工藝成本與流程。
• 行業去庫存結束，資本支出回暖 (據TrendForce、CFM等機構2023年Q4預測)：NAND晶片價格於2023年第三季度末觸底反彈，主流廠商在2023年的巨幅減產開始扭轉，庫存去化接近尾聲。這預示著2024年對與溝道孔先進工藝相關的裝置投資可能重新啟動。

14. 追蹤指標

要持續研究溝道孔及其驅動的3D NAND產業，應建立系統化的追蹤架構：

• 技術先行指標：
  • 公開層數：關注廠商在ISSCC、VLSI Symposium等頂級會議發表的論文，這是最前沿的技術節點官宣。
  • 試產/量產時間線：各公司在財報電話會議（Earnings Call）中的展望，是判斷技術成熟度的關鍵。
  • 裝置/材料商訂單：關注Lam Research、Applied Materials的訂單及積壓（Backlog）資料中來自“儲存”部門的佔比和金額變化，是預判下游技術擴張的領先指標。重點關注其季度財報中的“系統與服務”營收。
• 產業景氣指標：
  • NAND Flash合約/現貨價格趨勢：TrendForce、CFM快閃記憶體市場每週/每月釋出的價格追蹤，是景氣的同步甚至滯後訊號。
  • 廠商庫存天數：三星、美光等上市公司財報揭露的庫存週轉天數，從高位回落是週期觸底的標誌。
  • 廠商資本支出與產能利用率：財報中公佈的主導資本支出額（Capex）展望和行業整體的投片量預估。
• 國產替代觀察：
  • 國內裝置/材料商中標與測試進展：關注中微公司、拓荊科技、北方華創等國內廠商在介質蝕刻和薄膜沉積領域的研發進展及在儲存產線上的驗證情況。
  • 長江儲存專利/技術公告：其申請的與“晶圓鍵合”、“高深寬比”相關的專利，是追蹤其技術突圍路線的重要視窗。

15. 信源

• 廠商官方網站：三星半導體、SK海力士、美光、鎧俠、西部資料、長江儲存的技術部落格與新聞室。是追蹤架構、層數、技術路線的最權威信源。
• 行業分析報告與資料庫：
  • 機構：TrendForce, CFM快閃記憶體市場, Omdia, Yole Intelligence。用於獲取儲存市場價格、出貨量份額、資本支出及市場規模預估。
  • 券商深度研究報告：如中金公司、中信證券、國信證券、方正證券等釋出的儲存器行業專題報告。注意研究報告中行業性資料的引述與前瞻判斷。
• 學術會議與期刊：IEEE IEDM, VLSI Technology Symposium, 《IEEE Electron Device Letters》, 《Applied Physics Letters》。是獲取最前沿工藝、材料、物理極限探討的一手信源。
• 裝置與材料公司資料：科林研發半導體 (Lam Research)、應用材料 (Applied Materials)、東京電子 (TEL)、日本JSR等的技術文章和投資者報告。
• 重要風險提示：本頁內容基於截至2024年初的公開可查資料編撰，供產業技術交流。所有涉及具體工藝引數、良率、成本結構、戰略客戶訂單的內容均屬各企業的核心商業機密，公開資料未見。任何基於此作出的投資決策，風險自負。