DDR
3 秒看懂
- DDR SDRAM（Double Data Rate Synchronous Dynamic Random‑Access Memory）是一種在時鐘訊號的上升沿和下降沿同時傳輸資料的同步動態隨機儲存器，同等頻率下資料率是傳統SDRAM的兩倍。
- AI/深度學習的角色：DDR是CPU主記憶體的絕對主力，承載訓練資料預處理、CPU側最佳化器狀態、大規模推論服務的記憶體池，也通過PCIe/CXL等與GPU/NPU互動；但在GPU板載高頻寬場景中，已被GDDR或HBM取代。
- 當前代際：從DDR到DDR5不斷演進，核心方向是更高頻率、更低電壓、更大單顆粒容量與更高的內部預取位寬；GDDR（圖形專用）與LPDDR（低功耗）是其衍生分支。
- 投資者關注點：DDR的供需週期與三大原廠（三星、SK海力士、美光）的資本支出、製程遷移緊密相關；AI伺服器對DDR的容量需求因CPU記憶體頻寬與CXL記憶體擴充套件而放大，但與HBM並非直接替代關係。
3 分鐘產業解釋
在深度學習基礎設施中，DDR是“量”的代名詞，HBM/GDDR是“速”的代名詞。訓練叢集中，每臺x86/ARM CPU伺服器的記憶體幾乎全部由DDR DIMM構成，它負責：
- 存放預處理後的資料集，以高容量供給GPU/NPU通過PCIe/NVLink讀取；
- 承載訓練架構（如PyTorch）的CPU端邏輯、最佳化器狀態（如Adam的動量與方差）；
- 支撐大規模推論服務中的KV快取等海量資料駐留。
相對於GPU內部或近存記憶體在頻寬上的劣勢（典型DDR5通道頻寬遠低於HBM2e/3），DDR依靠每GB成本顯著更低、容量可輕鬆擴充套件至數TB彌補。因此，AI伺服器的CPU記憶體普遍配置到1TB以上（多通道DDR5），並通過**CXL（Compute Express Link）**實現多主機間的記憶體池化與頻寬聚合，將DDR的容量優勢進一步釋放。
供給端高度集中——三星電子、SK海力士、美光科技是主要供應商。製程升級（如從1y nm到1z nm，再到1α、1β乃至1γ nm）是降本與提頻核心，資本密集度極高，形成典型的週期性行業。2023‑2024年行業經歷深度下行後，伴隨AI伺服器對DDR容量需求的拉昇及通用伺服器復甦，DDR正進入新一輪漲價週期。
從半導體技術角度看，DDR本質上是DRAM的一種高層協議實現，基本儲存單元仍是1T1C（一個電晶體+一個電容）結構；DDR通過雙倍資料速率、多Bank交錯、預取架構等電路設計創新來彌合DRAM核心陣列較慢的隨機訪問與日益增加的I/O速率間差距。
15 分鐘專家深入
DDR在AI系統中的頻寬層級與瓶頸
現代AI伺服器的儲存架構可以抽象為三個頻寬/容量層級：
- 近計算單元高頻寬層：GPU/NPU的HBM或GDDR視訊記憶體（∼TB/s級頻寬，數十GB容量）；
- 本地主機記憶體層：CPU通過多通道DDR5/LPDDR5構成（∼百GB/s級頻寬，數TB容量）；
- 遠儲存/池化層：NVMe SSD、CXL記憶體擴充套件櫃（10‑30 GB/s級頻寬，數十TB級容量）。
DDR承擔中間層的角色。當模型佔用總引數量超過單GPU HBM容量時，就需要張量並行、流水線並行、ZeRO最佳化等策略將引數、梯度、最佳化器狀態分片到多個GPU的HBM中。但CPU側的最佳化器狀態和ZeRO中offload到CPU的資料仍然需要大容量DDR。例如，採用ZeRO‑Offload時，Adam最佳化器的fp32狀態可解除安裝到CPU記憶體，使記憶體容量需求達到模型引數的數十倍，此時伺服器的DDR容量和頻寬會成為訓練吞吐的隱形瓶頸。
此外，推論場景下的KV快取（key‑value cache）在多輪對話等長序列應用中呈線性增長，單個大語言模型推論所需的KV快取可達數GB至數十GB，CPU記憶體廉價且大容量的特性使其成為存放大KV快取的天然選擇——部分推論架構甚至支援將KV快取放到CPU DDR上，僅將當前活躍部分轉移到GPU HBM。
DDR與HBM/GDDR的定位分化
- GDDR（Graphics DDR）：源自DDR，採用獨立於標準DDR的協議和封裝，擁有更高的時脈頻率和更寬的介面（如32位），直接焊接在GPU基板上，廣泛用於遊戲顯示卡及部分早期AI加速器，成本低於HBM，但功耗和頻寬（≈1 TB/s以下）有上限。
- HBM：通過矽中介層（interposer）及TSV垂直堆疊DRAM die，實現1024位寬的匯流排，單棧頻寬在HBM3已達819 GB/s，多棧疊加後輕鬆突破2 TB/s；但容量受限（單棧最高24‑36 GB），成本極高，僅限於高階AI/ HPC晶片。
- DDR：以DIMM形式提供，64位通道（含ECC 72位），單條容量可達128 GB，多通道並行下頻寬可達百GB/s級，擴容靈活，是AI系統CPU側的容量基石。
三者在AI系統中並非競爭而是互補關係：HBM負責計算核心內迴圈的最高吞吐，DDR負責CPU端的大容量狀態儲存與資料準備，GDDR則在中低端AI加速卡或推論卡上提供折中方案。
技術原理
雙倍資料速率的本質
傳統SDRAM僅在時鐘上升沿傳輸資料，而DDR在時鐘的上升沿和下降沿均進行一次資料傳送。如此，在相同的時脈頻率下，資料速率（MT/s）提升一倍。為了同時滿足I/O高速和內部儲存陣列低頻訪問的矛盾，DDR引入了預取（Prefetch）機制：
- DDR：2n預取 —— 每個時鐘週期從陣列中取出2個數據位，在I/O引腳上以雙沿方式序列輸出。
- DDR2：4n預取
- DDR3：8n預取
- DDR4：8n預取（與DDR3相同，但通過Bank分組、改進匯流排設計提升頻率）
- DDR5：16n預取 —— 進一步將內部陣列頻率降低至I/O速率的1/16，同時引入雙通道架構（單條DIMM內部包含兩個獨立的32位子通道），提高併發能力。
關鍵時序與機制（定性描述）
- Bank與Bank Group：DDR內部劃分多個Bank，類似於多片獨立的儲存塊，通過交錯訪問隱藏行選通（RAS）與列選通（CAS）延遲。DDR4/DDR5引入Bank Group概念，允許在不同Group間以更短的間隔突發傳輸。
- 重新整理：DRAM儲存電容會漏電，需定期重新整理。DDR4/DDR5支援同Bank內重新整理、細粒度重新整理，以降低對可用頻寬的影響。
- ODT（片內終結）與均衡：隨著速率上升，訊號完整性變得嚴峻，DDR晶片整合可變ODT和訊號均衡器（DFE），以保障穩定工作。
DDR5的關鍵架構演進（定性）
- 供電架構：DDR5將電壓調節模組（VRM）從主機板移至DIMM上，由PMIC（電源管理IC）提供本地1.1V工作電壓，可降低大電流下的電壓損耗。
- ECC片上糾錯：DDR5顆粒內建片上ECC，糾正單位錯誤，提高資料完整性（並非系統級ECC）。
- 雙40位子通道：DDR5 DIMM分為兩個獨立通道，每個通道40位（含ECC 8位），有效提升併發與頻寬效率。
ASCII示意（簡化版DDR5 DIMM內部雙通道）：
┌────────────────────────────────────┐
│ DDR5 DIMM │
│ ┌──────────┐ ┌──────────┐ │
│ │ 通道 A │ │ 通道 B │ │
│ │ 32+8 ECC │ │ 32+8 ECC │ │
│ └──────────┘ └──────────┘ │
│ │ │ │
│ 記憶體控制器介面（主機側） │
└────────────────────────────────────┘（注：以上架構基於JEDEC公開發布的標準特性，具體引數如速率、電壓等為定性描述，精準數值以JEDEC官方標準文件為準。）
技術演進史
- 2000年 DDR SDRAM：從SDR SDRAM的1倍預取躍遷至2倍預取，頻率200‑400 MT/s，工作電壓2.5V，單條容量早期128MB‑1GB。
- 2003年 DDR2：4n預取，頻率400‑800 MT/s，電壓降至1.8V，功耗與併發能力提升，同時引入ODT。
- 2007年 DDR3：8n預取，頻率800‑2133 MT/s，電壓1.5V（低電壓版1.35V），Bank數量增加，時序更最佳化。
- 2014年 DDR4：仍為8n預取，頻率2133‑3200+ MT/s，電壓1.2V，Bank Group增至2‑4個，更高容量與頻寬，引入3DS堆疊提升單DIMM容量。
- 2020年 DDR5：16n預取，起步頻率4800 MT/s，電壓1.1V，雙通道，片上ECC，PMIC，容量可輕鬆達128 GB/DIMM。後續速率攀升至5600、6400 MT/s甚至更高。
- 未來 DDR6？：JEDEC已展開初步討論，預計將進一步提升預取或採用更先進的訊號調變方式（如PAM4），以延續頻寬增長。
AI興起的轉折點：2015年之後深度學習爆發，大型模型訓練催生了對“CPU側巨大廉價記憶體”的真實需求，DDR4/DDR5的容量價格優勢使其成為AI伺服器CPU記憶體的必然選擇，而不會追求將全部記憶體用HBM替代。
技術路線對比
表：DDR與鄰近記憶體技術的對比（定性尺度）
| 特性 | DDR5 | GDDR6/GDDR6X | HBM3/HBM3e | LPDDR5/LPDDR5X |
|---|---|---|---|---|
| 主要應用 | CPU主記憶體 | 圖形卡、AI推論卡 | AI/HPC訓練晶片 | 手機、輕薄本、邊緣AI |
| 典型位寬 | 64位/DIMM (含ECC 72位) | 32位/顆粒 | 1024位/堆疊 | 32位/通道 (雙通道) |
| 頻寬（定性） | 數十GB/s（多通道並行可達百GB/s） | 數百GB/s至接近1TB/s | 數百GB/s至>2TB/s | 與DDR5接近，但效率更高 |
| 單點容量 | 單條可達128GB+ | 單顆粒2GB（焊接，8顆16GB） | 單棧24‑36GB | 單顆粒至高容量，封裝為PoP等 |
| 可擴充套件性 | 高（多插槽、多通道） | 低（焊接在PCB） | 低（與晶片封裝一體） | 中（焊接） |
| 相對每GB成本 | 低 | 中 | 很高 | 中低 |
| 功耗效率 | 較低（DIMM插槽長走線） | 較高 | 高（極短互聯） | 最高（為低功耗最佳化） |
| AI訓練主用途 | CPU最佳化器狀態、資料載入 | 中低端訓練/推論 | 高階訓練的主HBM | 邊緣訓練/推論 |
- DDR在AI中的核心價值：以最低的每GB成本提供海量CPU可定址記憶體，同時通過CXL等新型互連技術，將DDR記憶體池化為多個GPU共享的“第二層高容量記憶體”，部分緩解HBM容量不足的問題。
上下游
上游
- 矽片/晶圓製造：DRAM顆粒採用20nm～10nm級先進製程（各大原廠的1α、1β、1γ nm節點），晶圓供給來自全球主要的矽片供應商。
- 關鍵材料與裝置：高K介質、金屬材料、光刻膠等，以及用於深槽電容工藝的刻蝕、沉積裝置。
- 封裝與測試：DDR5引入更復雜的DIMM PCB設計（訊號完整性）、PMIC、SPD Hub等元件，配套廠商包括PCB製造商、PMIC晶片商、聯結器供應商。
下游
- 伺服器：AI訓練/推論伺服器、通用伺服器、超大規模資料中心（佔DDR需求大頭）。
- PC/筆記本：消費級DRAM市場，DDR5/LPDDR5逐漸滲透。
- 網路與儲存裝置：智慧網絡卡、DPU、儲存控制器等也採用DDR作為快取或本地記憶體。
- 邊緣AI裝置：LPDDR系列更為普遍，但部分採用焊接式DDR顆粒。
AI趨勢拉動：AI伺服器對CPU記憶體的需求向著「容量極大化」與「頻寬適度提升」發展，推動原廠提高單顆密度和DIMM容量，並加速DDR5升級換代。同時，CXL標準帶動記憶體池化裝置，本質上是將大容量DDR DIMM擴充套件至機架級，形成新的產業鏈環節（CXL記憶體盒/交換器）。
關鍵指標
- 速率（MT/s）：直接影響單通道頻寬，與CPU記憶體控制器、主機板走線配合緊密。
- 時序（CAS延遲等，以時鐘週期計）：反映訪問延遲，對某些對延遲敏感的AI推論工作負載有意義，但訓練流水線對延遲容忍度高，更關注頻寬與容量。
- 通道數與DIMM數：伺服器通常支援8～12通道DDR5，每通道多DIMM時速率可能降級，需平衡容量與頻寬。
- 容量密度（GB/顆粒、GB/DIMM）：決定單伺服器最大記憶體容量，是雲端服務廠商衡量AI伺服器配置的關鍵變數。
- 功耗（工作電壓、電流）：影響伺服器總體擁有成本(TCO)與散熱。DDR5的1.1V及PMIC帶來效率提升。
- ECC功能：OEM/雲端廠普遍要求伺服器記憶體支援系統級ECC+SDDC等，保證AI訓練長時間執行的可靠性。
供需與市場資料
（由於資料檢索未獲有效結果，以下為定性市場描述，具體數字均標註為[未充分揭露]）
- 市場規模：DRAM整體市場規模在數百億美元級別，其中DDR（涵蓋DDR5/DDR4等標準型DIMM）佔比最大。AI伺服器的需求增長拉昇了高容量DDR模組的出貨佔比。
- 供給格局：三星、SK海力士、美光三家合計佔據＞90%的市場份額。各廠產能從舊制程向先進製程（1α→1β→1γ）遷移，帶來位元產出增長，但也伴隨初期良率挑戰。
- 價格週期：DRAM屬強週期產品。2022‑2023年經歷價格大跌；2024年起，受通用伺服器復甦及AI伺服器對高容量記憶體的配置拉昇，DDR5等高單價產品佔比提升，ASP(平均售價)逐步反彈。DDR5出貨比例在2024年首次超過DDR4成為主流。
- AI增量需求測算（定性）：一臺配置高階CPU的AI伺服器，其DDR容量可能是通用伺服器的2‑4倍（例如從512GB提升至1‑2TB），而全球AI伺服器出貨量佔比仍在快速提升，形成DDR需求的重要增量引擎。
- 產能排擠效應：AI大熱放大了HBM需求，HBM佔用大量先進製程DRAM晶圓產能，可能對本就緊張的DDR先進節點產能造成排擠，並帶動通用DDR供需與價格週期變化；該傳導需用DRAMeXchange、Gartner、IDC、TrendForce及原廠財報逐期核驗。
（具體營收、出貨量、價格指數等請參考Gartner、IDC、TrendForce以及各原廠財報，此處因檢索未果不能提供。）
代表公司與產業對映
| 型別 | 代表公司 | AI/DDR相關邏輯 |
|---|---|---|
| DRAM原廠（IDM） | 三星電子、SK海力士、美光科技 | 直接受益於DDR5升級與AI伺服器擴容需求，同時HBM增長也為它們帶來更高附加值的產能傾斜 |
| 模組/品牌廠商 | 金士頓、威剛、記憶科技等 | 採購原廠顆粒製成DIMM模組，供應伺服器OEM/ODM，受惠於DDR5滲透率提升和容量升級 |
| 伺服器ODM/OEM | Dell、HPE、浪潮、超微電腦等 | AI伺服器的記憶體配置增加推升其營收，但毛利率較低，主要賺取解決方案溢價 |
| CXL生態相關 | Rambus、Astera Labs、博通 | 圍繞DDR的CXL記憶體池化提供控制器IP、Retimer、交換晶片等，屬於新興高增長細分 |
| 記憶體介面晶片 | 瀾起科技、瑞薩/IDT | 記憶體介面晶片（RCD、DB）隨DDR5代際升級帶來單價提升，AI伺服器高容量DIMM配比增加其出貨量 |
產業對映：DRAM價格上行週期會改變原廠與介面晶片廠的獲利彈性；純AI推論場景對CPU記憶體容量需求增長，也會影響模組及伺服器廠商的營收結構。週期反轉風險及地緣政治對半導體出口管制的影響需要單獨列入研究假設。
產業研究架構
- 量價齊升週期：AI伺服器高配置+通用伺服器換機潮 → DDR5出貨量與容量需求上升；疊加原廠減產控量、向HBM/先進節點傾斜，供給側偏緊，可能提升DRAM原廠盈利彈性。
- 代際切換紅利：DDR5滲透率從50%向80%+爬升，記憶體介面晶片（RCD、DB）單價顯著提升，相關IC設計公司的營收變化需結合出貨量和客戶結構驗證。
- CXL記憶體池化從0到1：CXL 2.0/3.0允許將多臺伺服器的大容量DDR記憶體資源整合為池化記憶體，被多個GPU共享，提升整體系統記憶體利用率。這衍生出CXL記憶體模組/裝置、CXL交換晶片等新賽道，可能出現類似HBM的早期投資機會。
- 風險因素：
- 宏觀需求不振導致資料中心資本支出縮減；
- DDR產能過快擴張致供過於求；
- HBM替代效應——如果未來HBM顆粒成本大幅下降且容量突破，可能侵蝕部分高階DDR需求（現階段替代有限）；
- 地緣政治影響裝置/材料獲取，限制中國DRAM國產化進度（如長鑫儲存）。
常見誤讀糾偏
-
誤讀一：“DDR快過時了，AI時代記憶體都是HBM”
糾偏：HBM只是GPU/NPU旁的高頻寬cache，核心容量遠無法與DDR相比。AI訓練需要數TB甚至更多CPU側記憶體來存放最佳化器狀態、資料副本等，DDR不可替代。兩者的關係是頻寬-容量的分級，而不是新舊替代。 -
誤讀二：“DDR5頻率翻倍，所以延遲也翻倍”
糾偏：DDR5的CAS延遲（以時鐘週期計）確實相對DDR4增大（例如CAS 40 vs CAS 22），但絕對時間（納秒）並未大幅惡化，因為時鐘週期大幅縮短。實際系統延遲還取決於控制器排程、重新整理策略等，不能簡單以週期數衡量。 -
誤讀三：“AI伺服器就得全上RDIMM/LRDIMM，UDIMM不能用”
糾偏：RDIMM/LRDIMM通過暫存器和緩衝器降低匯流排負載，支援更大容量和更遠走線，是主流伺服器之選。但某些小型推論伺服器或邊緣AI裝置使用UDIMM或焊接式LPDDR5也能滿足需求，並非“必須”。
學習路徑
- 基礎概念：理解DRAM工作原理（行/列存取、重新整理、1T1C結構），然後掌握SDRAM與DDR協議差別。
- 標準查閱：瀏覽JEDEC官網，閱讀DDR5 SDRAM規範（JESD79‑5）中的關鍵章節（架構概述、電氣特性）。
- AI系統記憶體使用：研究ZeRO論文（ZeRO‑Offload相關部分），理解最佳化器狀態解除安裝對CPU記憶體容量的需求；閱讀NVIDIA GTC關於“GPU‑CPU Memory Management”的演講材料。
- CXL與記憶體池化：學習CXL 2.0/3.0規範，關注CXL.mem協議如何將DDR記憶體通過PCIe物理層暴露給主機。
- 市場分析：關注TrendForce、Gartner的DRAM季度報告，追蹤價格走勢與工藝演進路徑；閱讀美光、SK海力士財報電話會議紀要，瞭解產能規劃。
一句話總結
DDR是AI基礎設施中以最低成本放大記憶體容量的基石，它用“量”承接了模型訓練的巨量狀態資料，與HBM的高速“質”形成高低搭配，共同支撐大型模型時代的算力需求。
延伸閱讀與來源
- JEDEC DDR5 SDRAM Standard (JESD79‑5)
- 美光科技、SK海力士、三星電子投資者關係材料與工藝路線圖（各公司官網）
- “ZeRO‑Offload: Democratizing Billion‑Scale Model Training” (USENIX ATC 2021)
- Compute Express Link (CXL) 2.0/3.0 Specification
- TrendForce / IC Insights DRAM Market Reports（定期釋出）
- Nvidia GTC Talks: “CPU Memory for Deep Learning” (歷年演講)
（注：因本次聯網檢索失敗，本文中所有精確規格數字均未提供，涉及技術細節均依據JEDEC標準架構做定性描述，具體引數請以標準文件或廠商公告為準。“供需與市場資料”部分無檢索支撐，均大致定性，實際數源應參照專業市調機構。）