LPDDR

3 秒看懂

LPDDR（Low Power Double Data Rate）是專為電池供電裝置設計的高頻寬、低功耗記憶體標準，以犧牲部分極致效能換取顯著優於 PC DDR 記憶體的能效。它通過深度睡眠狀態、溫度自適應重新整理、多通道細粒度供電等機制，將每位元傳輸能耗壓至極低水平。在智慧手機、平板、輕薄本、汽車座艙、邊緣 AI 推論晶片中，幾乎所有的系統記憶體均採用 LPDDR。當前主流是 LPDDR5/5X，速率可達 8.5 Gbps（LPDDR5X）以上，封裝上常採用 PoP（Package-on-Package） 與 SoC 疊層以節省空間。對 AI 研究者而言，它決定了邊緣裝置載入模型大小的物理上限、推論延遲與持續功耗，是端側大型模型部署的關鍵硬約束。

3 分鐘產業解釋

LPDDR 本質上是一種同步動態隨機存取儲存器（SDRAM）的技術標準，由 JEDEC（固態技術協會）制定。它與標準的 DDR（如 DDR4、DDR5）共享類似的核心架構，但針對移動和嵌入式場景做了大量裁剪與最佳化：

• 工作電壓大幅降低：從早期 LPDDR2 的 1.2V/1.8V 雙軌，降到 LPDDR4X 的 VDDQ 0.6V（I/O），再降到 LPDDR5 的 0.5V VDDQ，單位資料移動的電荷消耗急劇減少。
• 深度省電模式：引入部分陣列自重新整理（PASR, Partial Array Self-Refresh）、自動溫度補償自重新整理（ATCSR）等，僅在必須保留資料的區域執行重新整理，未使用 Bank 直接斷電。
• 介面與拓撲簡化：單端訊號、低擺幅差分或偽差分訊號，無需 DDR5 那種複雜的片內終端校準；多通道（典型 2-4 個 ×16 位通道）設計更容易實現系統頻寬與功耗的細粒度調節。
• 封裝高度整合：為節省 PCB 面積，手機 SoC 常採用 PoP 封裝，將 LPDDR 裸片直接堆疊在應用處理器上方，連線路徑極短，寄生電容小，進一步降低 I/O 功耗。

產業意義上，LPDDR 是移動生態的“基礎原材料”。每一代 LPDDR 的推出，都會同步催生新一代旗艦手機平台（高通驍龍、聯發科天璣、Apple A/M 系列）的記憶體頻寬升級。近幾年，筆記型電腦（如 Apple Silicon MacBook、高通 X Elite 等 Arm PC）也開始全面採用 LPDDR，將它匯入更大尺寸裝置，推動容量從 8-16 GB 向 32-64 GB 擴充套件。同時，汽車 ADAS/域控制器正快速從 LPDDR4 切換到 LPDDR5，以滿足多感測器融合對記憶體頻寬的痛點需求。

核心競爭維度：速度（Mbps）、功耗（單位：pJ/bit）、容量（單顆密度和 PoP 堆疊上限）、訊號完整性（適應更長的 LPDDR 板載佈線）。產業鏈上游看 DRAM 原廠（三星、SK 海力士、美光），下游看系統設計、IP 供應商及移動裝置品牌廠。

15 分鐘專家深入

對於 AI 產業鏈研究者，LPDDR 必須從“記憶體牆”角度理解。邊緣推論晶片（手機 NPU、自動駕駛 SoC、智慧攝像頭 SoC）的算力（TOPS）增長遠超記憶體頻寬增長，實際推論效能往往被記憶體頻寬卡住。一臺旗艦手機 NPU 算力可能超過 40 TOPS，但 LPDDR5X 四通道（×16）頻寬僅約 50-70 GB/s，假設模型權重 + KV cache 超過片上 SRAM 容量，LLM 推論的 Token 生成速度就直接與記憶體頻寬成正比。

LPDDR 的速率演進規律類似 DDR，但每代間隔略短，約 2-3 年一大代，中間有增強版（如 LPDDR4X、LPDDR5X）。目前的代際特點（注意：沒有外部檢索資料，以下為基於 JEDEC 公開標準文件的定性歸納，不提供精確數值以免因版本造成誤差）：

• LPDDR5：引入多 Bank 分組操作，可程式設計的 VDD 電壓下調，差分寫入等，典型資料速率從 3.2 Gbps 到 6.4 Gbps；增強版本 LPDDR5X 通過改進訊號調變和均衡，將速率推至約 8.5 Gbps 級別。
• LPDDR5T（部分廠商定製）：速率進一步提升，接近 9.6 Gbps，但通常需要更嚴格的通道設計和電源管理。
• 後續 LPDDR6 標準已在 JEDEC 計劃中，預期速率可上看 12 Gbps 以上，同時引入更多省電指令和片內訊號完整性技術。

從架構角度，LPDDR 每通道通常為 16-bit（也有 8-bit 模式），多個通道並聯提供系統位寬。例如四通道 LPDDR5X ×16 構成 64-bit 系統匯流排。每個通道可獨立進入深度睡眠，實現頻寬功耗跟隨負載。

與 AI 的耦合：對於模型部署，容量是一個硬瓶頸。當前 LPDDR5 單顆密度可達 16 Gb（2 GB）甚至更高，通過堆疊 4-8 個 die 實現最大 8-16 GB 的系統記憶體。對於 7B 引數模型 4-bit 量化後約需 3.5 GB 權重，加上啟用快取，8 GB 裝置勉強跑起來，但留給作業系統和其他應用的記憶體空間很緊張。因此，更高效的壓縮演算法（稀疏、低位元）、更好的記憶體管理（權重預取、KV cache 壓縮）與 LPDDR 的介面排程是端側 AI 持續最佳化的課題。

技術原理（最深）

核心任務：在保持動態儲存器基本讀寫功能基礎上，用盡一切訊號、電路、系統層技術降低功耗，尤其是閒置和待機功耗。

以下用程式碼塊描述 LPDDR5 內部一次 Bank 讀操作的簡化流程與功耗來源：

命令/地址匯流排 ──→ 命令譯碼 ──→ 行地址選通 ──→ 子陣列 (MAT)
                                     │
                                     ↓
                         儲存單元 (1T1C) 電荷共享
                         本地位線感測 → 全域性位線 → 讀取放大器 (SA)
                                     │
                                     ↓
                         管道/多級 FIFO → 資料並串轉換 → 傳送器 (TX)
                                                         │
                                                     DQ 焊盤 → SoC 記憶體控制器

關鍵省電機制：

• 深度掉電模式：整個通道的時鐘可以關閉，儲存資料丟失，類似關機，退出延遲長，用於極致待機。
• 部分陣列自重新整理（PASR）：只對儲存有效資料的 Bank 或分段執行重新整理，其餘電路休眠，可大幅降低待機電流（相對於全陣列重新整理）。
• 溫度補償自重新整理（TCSR）：在高溫時重新整理間隔縮短（資料保持時間下降），低溫時延長重新整理週期，避免在室溫或低溫下做無畏重新整理。
• 動態電壓頻率調整（DVFS）：控制器可根據流量需求，降低頻率同時下調 VDD/VDDQ 電壓。LPDDR4X 引入了 VDDQ 低電壓 I/O（0.6V），LPDDR5 進一步到 0.5V，顯著降低埠動態功耗（∝ f * V²）。

訊號和拓撲特點：

• 採用單端或偽差分訊號，無需像 DDR5 那樣複雜的 DFE（判決反饋均衡），簡化終端功耗。
• 寫均衡（Write Leveling）與 CAS 延遲調節，保證時序閉合。
• PoP 封裝直連，走線非常短（<5mm），訊號質量好，反射小，可以降低驅動強度，進一步節電。

與 AI 相關：邊緣 AI 晶片通常將 LPDDR 控制器整合在 SoC 內部，NPU 直接通過系統 Cache 或專用埠訪問 LPDDR。記憶體頻寬（BW）計算：BW = 資料速率 × 匯流排寬度 / 8 (Byte/s)。例如 LPDDR5X 以 8533 Mbps 執行，64-bit 匯流排 = 8533e6 × 64 / 8 ≈ 68.3 GB/s。實際有效頻寬受命令效率、重新整理開銷影響降至約 80-90%。

擴充套件思考：如果未來端側大型模型需要 100+ GB/s 頻寬，要麼 LPDDR6 靠速率提升，要麼靠增加通道位寬（功耗代價），要麼新型非易失記憶體（如 MRAM）或近存計算解除頻寬瓶頸，但目前 LPDDR 仍是最現實的方案。

技術演進史

LPDDR 的演進並非孤立，而是與移動裝置形態、散熱能力、App 需求共振的產物。

• LPDDR1（約2009年前後）：基於 DDR1 介面，電壓 1.8V，速率約 400 Mbps，容量很小。配合當時功能機和早期智慧手機。
• LPDDR2（約2011年）：引入雙電壓 1.2V/1.8V，支援非易失記憶體介面，速率幾百 Mbps，首次明確低功耗導向。
• LPDDR3（約2013年）：速率達到 1600-2133 Mbps，支援 PoP，大量用於高通驍龍 800 系列等，手機開始支援 1080p 影片多工。
• LPDDR4（約2015年）：速率躍升至 3200 Mbps，電壓進一步降低，功耗曲線改善。但旗艦裝置很快切換到 LPDDR4X（VDDQ 降至0.6V），I/O 功耗明顯下降。
• LPDDR5（2019年釋出，2020年裝置普及）：速率 6400 Mbps，支援多 Bank 分組，引入差分寫入、鏈路 ECC 等，智慧手機進入 5G 時代，AI 拍照、高刷屏頻寬需求暴漲。
• LPDDR5X（2022年後）：在 LPDDR5 基礎上增強訊號完整性，速率提至約 8.5 Gbps，功耗進一步最佳化。目前旗艦手機、高階筆記本標配。
• LPDDR5T：作為 LPDDR5X 的超頻版，部分廠商實現 9.6 Gbps，非全行業標準。
• LPDDR6（預計2025-2026）：目前 JEDEC 正在制定，預計速率 12-14 Gbps，引入更多省電模式，訊號調變可能更激進。

每一代升級的直接驅動力是影像處理、遊戲渲染、AI 推論對記憶體頻寬的飢渴需求。例如，手機拍攝 8K 影片、執行 Transformer 模型做即時通話翻譯，如果沒有充足頻寬，使用者體驗斷崖下跌，因此旗艦平台幾乎必須首發最新 LPDDR 標準。

技術路線對比（量化表）

下表為基於 JEDEC 標準公開特性和行業典型引數的定性對比，具體數值因頻率檔位和廠商實現而異，這裡用相對水平和典型範圍表示，不標註具體來源。

專案	LPDDR4	LPDDR4X	LPDDR5	LPDDR5X	LPDDR6（預估）
最大數據速率（典型）	~3200 Mbps	~4266 Mbps	~6400 Mbps	~8500 Mbps	>12000 Mbps（預估）
VDD（核心）	~1.1V	~1.1V	~1.05V 可調	~1.05V 可調	進一步降低（預估）
VDDQ（I/O）	~1.1V	~0.6V	~0.5V	~0.5V	<0.5V（預估）
典型系統頻寬（64-bit）	~25 GB/s	~34 GB/s	~51 GB/s	~68 GB/s	~100 GB/s 以上（預估）
省電特性	基礎自重新整理	低功耗 I/O	多 Bank 睡眠, PASR, TCSR	同 LPDDR5，頻寬功耗效率更優	更多鏈路級低功耗狀態
封裝主要形式	PoP / 板載	PoP / 板載	PoP / 板載	PoP / 板載	預計延續 PoP 與板載
鏈路 ECC	無	無	可選的讀寫 ECC，資料遮蔽	同 LPDDR5	預期強化
主要應用	中端手機、老款裝置	高階手機、汽車	5G 旗艦、汽車	旗艦手機、AI PC	未來端側大型模型核心平台

注：實際數字依 JEDEC 正式檔案和廠商 databook 為準，上表僅為概覽。

上下游

上游 - 設計與 IP：

• 標準制定者：JEDEC JC-42.6 子委員會負責 LPDDR 標準的制定，成員涵蓋三星、SK 海力士、美光、英特爾、高通等。
• 介面 IP 供應商：Synopsys、Cadence、Rambus 等提供 LPDDR 控制器和 PHY IP，供 SoC 設計公司整合。先進控制器 IP 支援全系列低功耗狀態、內建自測試、內聯 ECC 等。
• DRAM 原廠（IDM）：三星、SK 海力士、美光三家壟斷全球 95% 以上的 LPDDR 供應。他們自行設計儲存晶片、開發工藝。國內長鑫儲存（CXMT）也有 LPDDR 產品版面配置，但體量和製程節點與三大家仍有差距。

下游 - 應用與整合：

• 移動 SoC 廠商：高通、聯發科、Apple、三星（LSI）、紫光展銳等，將 LPDDR 控制器整合在 SoC 內，並決定支援的最高速率、通道數、省電策略。
• 終端廠商：智慧手機（Apple、三星、小米、OPPO/vivo、榮耀）、ARM PC（Apple、聯想、戴爾）、汽車電子（特斯拉、蔚小理、Mobileye）、AIoT 裝置等。他們直接向原廠或模組廠採購 LPDDR 晶片/方案。
• 模組與封裝：LPDDR 常以裸晶或 PoP 記憶體晶片形式出貨，中後段封裝由原廠或專業封測廠（如日月光、安靠）完成。PoP 層疊技術尤其關鍵，決定了記憶體厚度和散熱。

關鍵指標

從評估一款 LPDDR 解決方案對 AI 系統價值的角度，需關注以下指標：

• 資料速率（MT/s）：直接影響頻寬線性關係。
• I/O 電壓 VDDQ 及功耗效率（pJ/bit）：量產產品一般由原廠給出 Datasheet 中的 IDD 值測算，反映傳輸每一位元資料的能量消耗。對比不同代際或廠商方案的關鍵。
• 通道/ Bank 架構：例如 LPDDR5 每個通道有 16 個 Bank，Bank Group 越多，可實現的並行度和頻寬利用率越高，但控制器排程複雜度增加。
• 空閒/待機功耗（IDD2P, IDD3P 等）：對於常待機的移動裝置或感測器節點極其重要。
• 容量密度與堆疊能力：單顆 Die 容量（如 16Gb、24Gb、32Gb）以及 PoP 物理堆疊層數上限（通常 4-8 顆），決定系統最大 RAM。對模型部署是硬約束。
• 可靠性特性：有無鏈路 ECC、內建自測試等。對於功能安全要求高的汽車應用，ECC 是必選項。
• 溫度範圍：消費級通常 0-85°C，汽車級 -40°C 到 105°C 或更高，影響重新整理率和時序設計。

供需與市場資料

(由於未檢索到具體市場報告，以下為基於行業普遍趨勢的定性描述，請讀者通過專業機構報告驗證)

• 智慧手機是 LPDDR 最大單一應用，其終端規模顯著高於筆記型電腦、汽車和邊緣裝置等場景，其中高階型號積極採用最新 LPDDR 標準，推動旗艦品代際切換。中低端手機則採用 LPDDR4X 或 LPDDR4。
• 筆記型電腦對 LPDDR 的需求正在快速增長，尤其是Apple全系 MacBook 均使用 LPDDR（M 系列晶片封裝記憶體），以及 Windows on Arm 和高通 X Elite 平台。TrendForce 等機構估計移動 PC 記憶體中 LPDDR 佔比已超三成，未來繼續提升。
• 汽車記憶體市場：隨著智慧座艙、自動駕駛域控制器普及，車用 LPDDR 容量和速率要求迅速提高。從 LPDDR4 到 LPDDR5 升級明顯，單車 DRAM 需求量增長到幾十 GB，但總體車規晶片產量遠小於消費電子，供給相對緊俏。
• AI 邊緣裝置：智慧攝像頭、機器人、AR/VR 頭顯等新興領域，將 LPDDR 作為主要系統記憶體，形成增量需求。
• 供應格局：三星、SK 海力士、美光三巨頭通過調整資本支出影響 LPDDR 的產能和價格週期。2023-2024 年行業處於下行週期的恢復期，新工藝轉進（如 1β、1γ 製程）帶來單晶圓顆粒數增加，成本最佳化。

注：具體數字（如市場份額、出貨顆數、營收規模）建議查閱 Yole、TrendForce、Omdia 的季度報告。

代表公司與資本對映

• 三星電子：LPDDR 技術和市場份額雙料領導者，率先量產 LPDDR5X，並推出 LPDDR5T 特挑高規格產品；也是Apple iPhone 記憶體的核心供應商。系統 LSI 部門提供配套邏輯。
• SK 海力士：長期在 LPDDR 高階市場緊隨三星，為眾多安卓旗艦提供記憶體，包括用於 NVIDIA DRIVE 平台的車規 LPDDR。
• 美光科技：在 LPDDR4X/LPDDR5 上佔有一席之地，主攻高階手機和汽車。率先量產 1β 工藝節點（用於 LPDDR5X），並快速推進到汽車級產品。
• 長鑫儲存：作為國內 DRAM 自主廠商，已推出 LPDDR4X 產品應用於部分國產手機，並規劃 LPDDR5 產品，是中國在記憶體領域實現替代的關鍵力量，受政策和資本關注。
• 封測及 IP 相關：日月光、安靠（PoP 封裝）；Synopsys、Cadence（控制器與 PHY IP），受益於 ARM PC 和 AI 邊緣晶片的 SoC 設計需求增長。

二級市場對映上，記憶體原廠為週期成長股，受供需週期影響巨大；IP 廠商、先進封裝公司則偏成長邏輯。產業研究需拆分 LPDDR 業務佔比來評估彈性。

產業觀察架構

分析 LPDDR 相關公司時，需要將“記憶體週期”與“AI 邊緣化長線趨勢”結合考量。

1. 上行週期彈性：當記憶體價格進入上升週期時，三家原廠盈利爆發力強，尤其 LPDDR 在旗艦機、AI PC 中消耗大量產能，拉動 ASP 和出貨量。歷史顯示，換機潮疊加記憶體新技術推廣階段，原廠估值擴張最為顯著。
2. 端側 AI 帶來的結構性需求：大型模型落地終端，對記憶體容量和頻寬的要求呈數量級躍升。當前 8-16 GB 記憶體的裝置可能在未來需要 32-64 GB，驅動單裝置 LPDDR 價值量翻倍。這是超越傳統手機換機週期的增量邏輯。
3. 國產替代：在中美科技競爭下，長鑫儲存等國內企業的 LPDDR 產品匯入符合供應鏈安全訴求。雖然效能短期內難以比肩三大家，但在中低端市場和對自主可控有要求的政企市場存在滲透空間，相關產業鏈（裝置、材料、封裝）的營收彈性需要用訂單、份額和毛利率驗證。
4. 封裝與介面紅利：隨著速率提升，訊號完整性挑戰加大，先進封裝和 PHY IP 的價值量提升，相關設計服務和 IP 公司持續受益於 SoC 設計的複雜化。
5. 風險：記憶體大宗商品屬性強，價格週期下行時公司盈利可能大幅回落；技術迭代風險——新非易失記憶體或存算一體技術如果成熟，可能動搖 LPDDR 在邊緣 AI 的地位（但目前遠未到實質性替代階段）。

常見誤讀糾偏

1. “LPDDR 就是低功耗版的 DDR，效能遠不如 DDR5”
   • 事實：LPDDR5X 的資料速率（~8.5 Gbps）已經超越了標準 DDR4 和部分入門 DDR5 的速率。且在 64-bit 匯流排下可提供近 70 GB/s 頻寬，與輕薄本上的 DDR5 相差無幾。功耗方面則有數量級優勢。效能差距主要體現在極限多通道、超大容量場景（伺服器），而行動端領域完全滿足需求。
2. “LPDDR 記憶體是焊接的，不能升級，因此 PC 用 LPDDR 是倒退”
   • 對升級靈活性是倒退，但對訊號完整性、功耗和輕薄化是飛躍。LPDDR 板載設計消除了 DIMM 插槽帶來的訊號損耗和反射，可實現更高的頻率和更低的延時。這也是Apple M 系列、高通 X Elite 選擇 LPDDR 的物理根源。對於多數移動工作者，32 GB 或更高板載記憶體已可滿足壽命期需求。此設計選擇是工程權衡而非單純成本縮減。
3. “手機記憶體 LPDDR 和 PC 的 DDR 可以互換”
   • 介面物理層、電壓、指令集完全不同，完全不相容，需各自記憶體控制器。一顆 SoC 若支援 LPDDR，就不能直接使用 DDR4/5。
4. “LPDDR5 一定比 LPDDR4X 省電”
   • 在相同頻寬任務下，LPDDR5 每位元功耗可能更低。但若在高頻寬模式長時間執行，總功耗可能因速率大幅提升而增加。此外，深度睡眠功耗細節不同，需要看實際負載場景。

學習路徑

• 快速入門：JEDEC 官網釋出的 LPDDR5 標準概覽白皮書（若有），或知名科技媒體 AnandTech/WikiChip 的 JEDEC LPDDR 技術解析文章。
• 深入電路與協議：直接閱讀 JEDEC JESD209 系列標準檔案（需會員），配合 DRAM 原理書籍（如《Memory Systems: Cache, DRAM, Disk》Bruce Jacob 等），理解重新整理、時序、電源管理狀態機。
• 行業追蹤：定期查閱 TrendForce、Omdia 的 DRAM 市場報告；追蹤三家原廠的財報及 LPDDR 產品路線圖更新（三星、SK 海力士、美光 Newsroom）。
• 終端分析與拆解：知名電子產品拆解網站 iFixit、TechInsights 的晶片拆解報告，可見各廠商 LPDDR 具體封裝、層疊和控制器方案。
• AI 專題：閱讀邊緣 AI 晶片白皮書（高通、Apple、聯發科的開發者文件），關注它們如何描述系統記憶體頻寬和 NPU 效能的關係，再結合 LPDDR 引數理解瓶頸與設計取捨。

一句話總結

LPDDR 是端側智慧的頻寬基石，它用電能效率的極限換取每寸主機板空間內的最高資料吞吐量，直接決定了我們手中的裝置能跑多大的 AI 模型、多流暢地執行即時推論。

延伸閱讀與來源

建議檢索以下渠道獲取最新規格與市場資料（文中未能直接引用的精確數值請據此補充）：

• JEDEC 標準文件：JESD209-5B (LPDDR5) 及後續更新。
• 廠商產品頁：三星半導體、SK 海力士、美光的 LPDDR5X/LPDDR5T 產品簡介，通常提供典型資料速率和 IDD 功耗資料。
• 產業研究：TrendForce《DRAM 產業報告》、Yole Intelligence《Memory Market Monitor》、Omdia《Mobile DRAM Market Tracker》。
• 技術拆解：TechInsights 的晶片分析報告（如 iPhone、Galaxy 旗艦手機的記憶體晶片分析）。
• 技術教程：AnandTech 歷年 LPDDR 解析文章（如 “LPDDR5: What to Expect”）。
• AI 邊緣推論聯絡：高通《AI Engine 白皮書》、Arm《Arm Mali GPU & NPU documentation》，以及各開源端側推論架構（llama.cpp、MLC-LLM）的硬體適配說明，可直觀感受到記憶體頻寬對推論速度的硬性約束。