LPDDR5X

3 秒看懂

LPDDR5X 是 JEDEC JESD209-5 系列規範下的低功耗 DDR5 增強版，面向旗艦智慧手機、AI PC、邊緣推論等高頻寬低功耗場景。核心提升：單引腳峰值資料速率從 LPDDR5 的 ~6400 MT/s 擴充套件至 8533 MT/s 及以上（JEDEC 初始規範），廠商進一步推進至更高水平。它是當前移動/邊緣 AI 推論最關鍵的記憶體頻寬瓶頸解藥。

3 分鐘產業解釋

為什麼 LPDDR5X 突然成為焦點？

2023–2025 年，AI 從雲端端向端側遷移成為產業主旋律。旗艦手機、AI 筆電、車載域控制器上要跑本地大語言模型（on-device LLM）、多模態推論、即時影像/語音處理。這些工作負載有一個共同瓶頸——記憶體頻寬。

以行動端執行一個 70 億引數的量化 LLM 為例：生成每個 token 都需要讀取模型權重和 KV Cache。在 LPDDR5（~51 GB/s，64-bit 匯流排）上，token 生成速率受限於記憶體吞吐；升級到 LPDDR5X（~68 GB/s+），推論速度可獲得實質性提升。這不是”夠不夠用”的問題，而是端側 AI 能否流暢執行的核心門檻。

三大原廠的角力

全球移動 DRAM 市場由三星、SK 海力士、美光三家寡頭壟斷（合計份額 > 95% [行業報告]）。LPDDR5X 是各廠最先進的 DRAM 製程節點（如三星/SK 海力士的 1b/1c nm 級、美光的 1β/1γ 級）的主打產品，也是 DRAM 單顆價值量最高的移動品類。廠商有強烈的動力推動從 LPDDR5→LPDDR5X 的產品升級，以提升 ASP（平均銷售單價）。

終端側的需求引擎

旗艦智慧手機：2024 年起主流旗艦 SoC（驍龍 8 Gen 3、天璣 9300、Exynos 2400 等）全面適配 LPDDR5X，配套容量從 8→12→16 GB 甚至更高
AI PC / 筆電：高通驍龍 X Elite/Plus 等 ARM 架構 AI PC 採用焊裝 LPDDR5X；Apple M 系列採用焊裝 LPDDR5/LPDDR4X，獲得高於 DDR5 SODIMM 的頻寬密度
車載/邊緣：智慧座艙和 ADAS 域控對頻寬和功耗都有嚴格要求，LPDDR5X 是理想選擇

15 分鐘專家深入

核心定位

LPDDR5X 不是一個全新標準，而是 LPDDR5 的高速速率擴充套件檔（speed bin extension）。它沿用 LPDDR5 的物理層架構、通道拓撲和封裝方案，核心變化在於：

更高的資料速率檔位：JEDEC 規範將最高速率從 6400 MT/s 擴充套件至 8533 MT/s
更嚴格的訊號完整性要求：對眼圖（eye diagram）、抖動（jitter）、均衡（equalization）等引數提出更高要求
廠商進一步擴充套件：三大原廠已展示或量產超過 JEDEC 初始規範的速率檔（如 9600 MT/s 乃至更高 [廠商公告]）

架構概覽

LPDDR5X 沿用 LPDDR5 的關鍵架構特徵：

┌──────────────────────────────────────────────────────┐
│                  LPDDR5X Die 概覽                     │
│                                                       │
│  ┌──────────────────┐   ┌──────────────────┐         │
│  │   Channel A       │   │   Channel B       │        │
│  │   (16-bit DQ)     │   │   (16-bit DQ)     │        │
│  │                   │   │                   │        │
│  │  ┌─────┐ ┌─────┐ │   │  ┌─────┐ ┌─────┐ │        │
│  │  │Bank │ │Bank │ │   │  │Bank │ │Bank │ │        │
│  │  │Grp 0│ │Grp 1│ │   │  │Grp 0│ │Grp 1│ │        │
│  │  └─────┘ └─────┘ │   │  └─────┘ └─────┘ │        │
│  └──────────────────┘   └──────────────────┘         │
│                                                       │
│  總資料位寬: 32-bit (2 × 16-bit channels per die)    │
│  典型封裝配置: 多 die 堆疊 → 64-bit 匯流排 (手機)      │
└──────────────────────────────────────────────────────┘

雙時鐘域架構是 LPDDR5/5X 的標誌性特徵：

┌──────────────────────────────────────────────────┐
│              雙時鐘域架構示意                      │
│                                                   │
│  CK (Command Clock) ──→ 命令/地址匯流排            │
│         │                                         │
│         │  ×N 倍頻                                │
│         ▼                                         │
│  WCK (Write Clock) ──→ 資料匯流排 (DDR)            │
│                              雙沿取樣              │
│                                                   │
│  WCK:CK 頻率比可配置 (如 4:1)                    │
│  資料速率 = WCK 頻率 × 2 (DDR)                   │
└──────────────────────────────────────────────────┘

CK：命令/地址時鐘，頻率相對較低
WCK：寫入時鐘，頻率是 CK 的數倍（典型 4:1 比率），寫入資料在 WCK 的上升沿和下降沿均傳輸（DDR）；讀取資料使用 RDQS 選通，不再由 WCK 提供讀時鐘
這種架構允許命令通道和資料通道獨立最佳化頻率，提高靈活性

關鍵引數對比

引數	LPDDR5	LPDDR5X	說明
JEDEC 最高速率	~6400 MT/s	~8533 MT/s	JEDEC 規範定義 [JEDEC JESD209-5 系列]
廠商擴充套件速率	—	9600+ MT/s	廠商展示/量產 [廠商公告，具體型號以實際釋出為準]
通道位寬	16-bit/通道	16-bit/通道	不變
每 die 通道數	2 (Ch A + Ch B)	2 (Ch A + Ch B)	不變
預取深度	16n	16n	不變
命令時鐘域	CK + WCK	CK + WCK	雙時鐘架構不變
典型 VDDQ	~0.5–0.6V	~0.5–0.6V	隨速率檔有差異 [JEDEC 規範]
典型 VDD2H	~1.05V	~1.05V	核心邏輯電壓 [JEDEC 規範]
封裝	PoP / 焊裝	PoP / 焊裝	不變

頻寬計算

以 64-bit 匯流排寬度（旗艦手機典型配置，4 個 16-bit 通道）為例：

理論峰值頻寬 = 資料速率 × 匯流排寬度 / 8

LPDDR5  @ 6400 MT/s: 6400 × 64 / 8 = 51,200 MB/s ≈ 51.2 GB/s
LPDDR5X @ 7500 MT/s: 7500 × 64 / 8 = 60,000 MB/s ≈ 60.0 GB/s
LPDDR5X @ 8533 MT/s: 8533 × 64 / 8 = 68,264 MB/s ≈ 68.3 GB/s
LPDDR5X @ 9600 MT/s: 9600 × 64 / 8 = 76,800 MB/s ≈ 76.8 GB/s [廠商擴充套件]

注意: 實際持續頻寬受重新整理開銷、命令排隊、通道利用率等影響，
      通常為理論峰值的 70–85% [行業估算]。

製程工藝

LPDDR5X 需要最先進的 DRAM 製程才能實現：

三星：其最先進 DRAM 節點（公開資料稱為 1b/1c nm 級）用於 LPDDR5X 生產
SK 海力士：同級別先進節點（公開資料稱為 1b nm 級）
美光：1β / 1γ 節點（美光自有命名體系）

各廠的節點命名體系不同，實際電晶體尺寸和密度在同一世代內處於相近水平。先進 DRAM 製程的核心挑戰包括 EUV 光刻的引入、單元電容微縮、字線/位線電阻控制等。EUV 在 DRAM 領域的滲透率正在加速，但具體使用層數和位置各廠策略不同。

技術原理

1. 儲存陣列架構

LPDDR5X 的儲存陣列組織為 Channel → Bank Group → Bank 的層級結構：

┌─────────────────────────────────────────────────────────────┐
│  LPDDR5X 儲存層級 (每通道)                                    │
│                                                              │
│  Channel (16-bit DQ)                                        │
│   └── 多個 Bank Group (典型 4 個)                            │
│        └── 每 Bank Group 含多個 Bank (典型 4 個)             │
│             └── 每 Bank 含多行 (Row) × 多列 (Column)         │
│                                                              │
│  總計: 每通道通常 16 Banks (4 Bank Groups × 4 Banks/Group)  │
└─────────────────────────────────────────────────────────────┘

Bank Group 之間的訪問可以流水線化，減少行切換延遲，提高有效頻寬。

2. 預取與突發傳輸

16n 預取：每次 DRAM 陣列讀取操作取出 16 個數據寬度的資料
突發長度 BL16：一次突發傳輸 16 個數據拍（beat）
每拍 16-bit（通道寬度），一次突發共傳 16 × 16 = 256 bit = 32 位元組（每通道）

3. 重新整理機制

LPDDR5/5X 引入了比前代更靈活的重新整理策略：

Per-Bank Refresh（逐 Bank 重新整理）：允許部分 Bank 在重新整理時其他 Bank 繼續服務讀寫請求，而非傳統 All-Bank Refresh 時整個 die 不可訪問。這顯著提升了有效頻寬利用率，對持續頻寬敏感的 AI 推論尤為重要。
Adaptive Refresh Management（自適應重新整理管理）：根據溫度和重新整理計數器動態調整重新整理間隔，在高溫下縮短間隔保證可靠性，低溫下延長間隔降低功耗。

4. 訊號完整性與均衡

LPDDR5X 在 LPDDR5 的基礎上，對以下方面提出更嚴格要求：

接收端均衡（DFE/CTLE）：資料接收端的均衡電路，補償高頻通道損耗
眼圖模板（Eye Mask）：JEDEC 規範對不同速率檔定義了不同的眼高/眼寬最小要求
寫入訓練（DQ/WCK）和讀取訓練（DQ/RDQS）：上電後 SoC 與 DRAM 之間通過專門的訓練序列校準時序，確保在高頻下的可靠取樣

5. 功耗管理

功耗狀態	說明	典型功耗
Active	正常讀寫	與工作頻率/負載成正比
Idle	無訪問，保持資料	顯著低於 Active
Deep Sleep / Power-Down	最低功耗保持	僅需維持重新整理的極低功耗
Self-Refresh	DRAM 自主重新整理，控制器可斷電	極低

LPDDR5X 的功率效率（單位頻寬功耗，mW/GB/s）相較 LPDDR5 有改善，主要來自：

更先進製程降低了核心電壓下的漏電
相同頻寬下可執行在更低的等效頻率（通過更寬的有效資料視窗）
重新整理機制最佳化減少無效功耗

⚠️ 精度說明：上述具體功耗資料為定性描述。LPDDR5X 典型功耗範圍取決於具體速率檔、容量和工作溫度，JEDEC 規範中定義了各檔功耗限值，但各廠實際產品表現因製程而異。具體數值請參考各廠商產品 datasheet。

6. 與 SoC 的介面拓撲

┌───────────────────────────────────────────────────────┐
│  典型旗艦手機記憶體配置 (PoP 封裝)                        │
│                                                        │
│         ┌──────────────────┐                           │
│         │  SoC (頂部 die)   │                          │
│         │  ┌────────────┐  │                           │
│         │  │ LPDDR 控制器│  │                          │
│         │  │ + PHY       │  │                          │
│         │  └────────────┘  │                           │
│         └──────┬───────────┘                           │
│                │ PoP 互連                              │
│         ┌──────┴───────────┐                           │
│         │  DRAM Package    │                           │
│         │  ┌────┐ ┌────┐  │                           │
│         │  │Die0│ │Die1│  │  ← 可 2–4 die 堆疊       │
│         │  │    │ │    │  │                            │
│         │  └────┘ └────┘  │                           │
│         └─────────────────┘                           │
│                                                        │
│  典型匯流排: 64-bit (4 × 16-bit channels)               │
│  容量: 8 / 12 / 16 / 24 GB [產品配置]                 │
└───────────────────────────────────────────────────────┘

**PoP（Package-on-Package）**是旗艦手機的主流封裝方案：DRAM 封裝疊加在 SoC 封裝之上，縮短互連距離、節省 PCB 面積。AI PC 和部分平板/筆記本則採用板級焊裝。

技術演進史

LPDDR 世代演進 (2009–2025+)

時間軸:
──────────────────────────────────────────────────────────────→

LPDDR2 (2010)    LPDDR3 (2013)    LPDDR4 (2014)    LPDDR5 (2020)    LPDDR5X (2022)    LPDDR6 (預計 2026+)
  ~1066 MT/s       ~2133 MT/s       ~3200 MT/s       ~6400 MT/s       ~8533 MT/s         未定 (預計大幅提升)
  單通道16-bit     單通道架構       雙通道×16bit     CK+WCK雙時鐘      更高速率擴充套件         可能引入PAM訊號等
                                       LVSTL訊號標準    16n預取           訊號完整性增強         新架構

     LPDDR4X (2016) 作為 LPDDR4 的低電壓版本出現 (~4266 MT/s)
     LPDDR5T (2023, SK海力士主導) 作為 LPDDR5X 的進一步擴充套件 (~9600 MT/s)

關鍵里程碑

年份	事件
~2020	JEDEC 釋出 LPDDR5 規範 (JESD209-5)，引入 CK+WCK 雙時鐘架構
~2022	JEDEC 釋出 LPDDR5X 高速擴充套件規範，定義 8533 MT/s 速率檔
2023	三大原廠量產 LPDDR5X，旗艦手機開始全面採用
2023	SK 海力士展示 LPDDR5T（~9600 MT/s），作為廠商擴充套件方案 [廠商公告]
2024	廠商進一步推進至 10000+ MT/s 級別 [廠商公告，具體進度以實際釋出為準]
2026+	LPDDR6 預計進入標準化階段，可能引入更高速訊號方案

⚠️ 具體年份和事件可能因廠商釋出時間線而有 6–12 個月偏差，以上為行業公開資訊的近似歸納。

技術路線對比（量化表）

引數	LPDDR5	LPDDR5X	DDR5 (伺服器/桌面)	HBM3/HBM3E
定位	移動低功耗	移動低功耗（增強）	通用計算	高效能 AI/HPC
JEDEC 最高速率	~6400 MT/s	~8533 MT/s	~6400 MT/s (初始)	取決於具體規格
每通道位寬	16-bit	16-bit	64-bit	1024-bit (per stack)
電壓 VDD	~1.05V (VDD2H)	~1.05V (VDD2H)	~1.1V	~1.1V
典型頻寬	~51 GB/s (64-bit bus)	~68+ GB/s (64-bit bus)	~51 GB/s (單通道 64-bit)	遠高於 LPDDR (堆疊架構)
封裝	PoP / 焊裝	PoP / 焊裝	DIMM/SODIMM/CAMM2	TSV 堆疊
典型容量	4–16 GB	8–24 GB	16–128 GB/DIMM	16–64 GB/stack
功耗特性	極低功耗	極低功耗（效率改善）	較高	高（但頻寬功耗比優秀）
主要應用	手機、平板	旗艦手機、AI PC	PC、伺服器	AI 訓練/推論加速器

注意：DDR5 和 HBM 的具體規格不在本文討論範圍，上述數值為概括性對比，具體規格請參考各標準的專題頁面。頻寬數值均按 64-bit 匯流排或等效配置估算。

上下游

上游

原材料 / 裝置 / 製造
───────────────────────────────────────────
┌──────────┐   ┌──────────────┐   ┌──────────┐
│ 矽晶圓   │   │ 光刻裝置     │   │ EUV 光源 │
│ (信越/    │   │ (ASML/       │   │ (ASML    │
│ SUMCO)   │   │ 佳能/尼康)   │   │  Cymer)  │
└────┬─────┘   └──────┬───────┘   └────┬─────┘
     │                │                │
     ▼                ▼                ▼
┌──────────────────────────────────────────┐
│         DRAM 晶圓製造                     │
│  三星 / SK 海力士 / 美光                  │
│  (先進 DRAM 製程節點, 部分引入 EUV)       │
└──────────────────────┬───────────────────┘
                       │
                       ▼
┌──────────────────────────────────────────┐
│         封裝測試                          │
│  自有封裝 or OSAT (日月光/安靠等)         │
│  PoP 封裝 / Wafer-level 測試             │
└──────────────────────┬───────────────────┘

關鍵裝置供應商：ASML（光刻）、Lam Research（刻蝕/沉積）、Tokyo Electron（刻蝕/塗膠顯影）、KLA（檢測）等。DRAM 製造對 EUV 光刻的依賴度正在上升，這是 HBM/LPDDR5X 等先進記憶體製造的關鍵資本支出項。

下游

終端應用
───────────────────────────────────────────
┌───────────────┐  ┌───────────────┐  ┌───────────────┐
│  智慧手機      │  │  AI PC / 筆電  │  │  平板 / AR/VR  │
│  (旗艦為主)   │  │  (ARM/x86)    │  │               │
└───────┬───────┘  └───────┬───────┘  └───────┬───────┘
        │                  │                  │
        ▼                  ▼                  ▼
┌───────────────────────────────────────────────────────┐
│               SoC 平台 (記憶體消費者)                     │
│  高通驍龍 / 聯發科天璣 / Apple A/M 系列                 │
│  三星 Exynos / 紫光展銳 等                              │
│  含整合記憶體控制器 + PHY                                  │
└───────────────────────────────────────────────────────┘

新興下游:
  • 智慧座艙 / ADAS 域控 (車規級 LPDDR)
  • 邊緣 AI 盒子 / 智慧攝像頭
  • 可穿戴裝置 (高階, 未來潛在)

關鍵指標

LPDDR5X 研究與追蹤可使用的核心指標：

指標	含義	關注點
量產速率檔	實際出貨的 MT/s 檔位	決定實際頻寬，影響終端效能
ASP (平均單價)	每 GB 出貨價格	LPDDR5X vs LPDDR5 的價差反映產品溢價
Bit Growth	行業比特出貨量年增率增速	反映整體需求強度
滲透率	LPDDR5X 佔移動 DRAM 出貨位元比例	衡量世代切換進度
單機搭載量	每部手機平均 DRAM GB 數	AI 應用推動容量上行
產能分配	各原廠先進製程產能中 LPDDR5X 佔比	供給約束的關鍵變數
Bit 毛利	每位元獲利	先進產品 vs 成熟產品的盈利差異
EUV 使用層數	DRAM 製造中 EUV 光刻層數	資本支出和良率的前瞻指標

供需與市場資料

⚠️ 重要宣告：以下資料綜合自行業公開報告和分析師估算，具體數字可能因資料來源和口徑不同而有差異。標註 [行業報告] 的為第三方估計，標註 [未充分揭露] 的為當前無確切公開資料。

市場規模

全球 DRAM 市場規模：約 500–600 億美元/年（週期性波動大）[行業報告]
移動 DRAM（含 LPDDR 全系列）佔 DRAM 市場：約 30–40% [行業報告]
LPDDR5X 滲透率：2024 年起在旗艦機中快速提升，預計 2025 年成為高階手機主流配置 [行業估算]

供需格局

供給側：

三大原廠均將先進製程產能優先分配給 HBM 和 LPDDR5X（兩者共享先進節點）
HBM 需求旺盛導致部分 DRAM 晶圓產能被分流，LPDDR5X 供給面臨結構性偏緊
各廠資本支出中用於 DRAM 擴產的比例相對審慎，供給彈性有限

需求側：

AI 手機概念推動換機週期，旗艦手機 LPDDR5X 搭載率快速上升
單機容量從 8→12→16 GB 趨勢明確，部分旗艦已上 24 GB
AI PC 搭載 LPDDR5X 的趨勢擴大了需求基數

價格走勢

LPDDR5X ASP 相對 LPDDR5 有溢價（反映了更先進的製程和更高效能）
DRAM 價格具有強週期性，受供需庫存週期影響顯著
AI 驅動的結構性需求增長可能緩解下行週期的深度

代表公司與資本對映

記憶體原廠

公司	角色	LPDDR5X 產品狀態	要點
三星電子 (005930.KS)	DRAM 龍頭，全球最大	量產中，多速率檔覆蓋	全產業鏈版面配置（設計→製造→封裝），同時是手機 OEM
SK 海力士 (000660.KS)	DRAM 第二大，HBM 領先	量產中，展示 LPDDR5T 擴充套件	HBM 強勢地位可能分流 LPDDR 產能，需關注產能分配
美光 (MU, NASDAQ)	DRAM 第三大	量產中	在 LPDDR 和 HBM 雙線推進

上游裝置

公司	角色	與 LPDDR5X 關聯
ASML (ASML, NASDAQ)	EUV 光刻機唯一供應商	DRAM EUV 滲透率提升→EUV 裝置需求增長
Lam Research (LRCX, NASDAQ)	刻蝕/沉積裝置	先進 DRAM 製程所需
Tokyo Electron (8035.T)	塗膠顯影/刻蝕	同上

下游終端

公司	角色	關聯
高通 (QCOM)	移動 SoC 龍頭	驍龍 8 Gen 系列全面適配 LPDDR5X
聯發科 (2454.TW)	移動 SoC 第二大	天璣 9000/9300 系列支援
Apple (AAPL)	終端 OEM + 自研晶片	A/M 系列採用 LPDDR (規格未完全公開)
小米/OPPO/vivo/三星終端	手機 OEM	LPDDR5X 主要買家

封裝測試

公司	關聯
日月光 (ASE) (3711.TW)	主要 OSAT 廠，承接部分 DRAM 封裝
安靠 (AMKR) (AMKR, NASDAQ)	OSAT 廠商

投資邏輯

核心論點

AI 端側化驅動記憶體頻寬升級
- 端側 AI 推論是 LPDDR5X 最強的需求驅動力
- 每一代 AI 功能升級都需要更高記憶體頻寬支撐
- 換機週期中 LPDDR5X 作為”AI 手機”的標配規格之一
容量上行趨勢（Content Growth）
- AI 應用（本地大型模型、多模態處理）對記憶體容量需求顯著上升
- 旗艦手機從 8→12→16 GB，部分場景已到 24 GB
- 每 GB × 出貨量 = 位元需求，雙擊效應
價值量提升（ASP Premium）
- LPDDR5X 相對 LPDDR5 有 ASP 溢價
- 更先進製程→更高成本→更高售價→更厚毛利（前提是需求支撐）
- DRAM 行業格局高度集中，定價權強
供給側約束
- HBM 與 LPDDR5X 共享先進 DRAM 製程產能
- HBM 的爆發性需求擠佔了部分 LPDDR 產能
- 供給結構性偏緊利好 LPDDR5X 價格
AI PC / 車載等新場景擴充套件
- ARM 架構 AI PC（高通驍龍 X 等）採用焊裝 LPDDR5X；Apple M 系列採用焊裝 LPDDR5/LPDDR4X
- 車載智慧座艙對 LPDDR5X 的需求逐步起量

風險因素

週期性風險：DRAM 是強週期行業，下行週期可能拖累價格和盈利
終端需求不及預期：AI 手機滲透率提升節奏可能慢於樂觀預期
技術迭代風險：LPDDR6 的到來時間點可能影響 LPDDR5X 的壽命視窗