On-die ECC（片上糾錯碼）
3 秒看懂
一句話： On-die ECC 是在 DRAM 晶片內部自動糾正單位元翻轉的機制——資料在”離開晶片”前就被修好了，主機控制器看到的是”乾淨”的資料。它不是系統級 ECC 的替代品，而是互補關係，兩者疊加才能把不可糾正錯誤率壓到極低。
3 分鐘產業解釋
為什麼這個概念在 2024-2025 年突然變重要？
三個產業驅動力疊加：
-
DRAM 製程微縮加速位翻轉： DRAM 進入 1α、1β、1γ 工藝節點後，電容儲存電荷量持續下降，相鄰單元耦合干擾（row hammer、pattern-sensitive fault）頻率上升。裸片內部在資料讀出到 I/O pad 之前就需要糾錯。
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HBM 堆疊放大良率風險： HBM2E 為 8-Hi、HBM3/HBM3E 達到 8-Hi/12-Hi 堆疊，單顆邏輯 die 上要整合多層 DRAM die 的測試與修復。每一層 DRAM die 內部都有獨立的 on-die ECC 電路，以保證”出堆疊前”資料完整性。
-
AI 訓練的靜默資料損壞（SDC）恐懼： 大型模型訓練中一個 bit flip 可能導致梯度爆炸、損失曲線突跳。Google 在 2021 年公開論文指出其資料中心中 SDC 的一個主要來源就是 DRAM 軟錯誤。On-die ECC + 系統級 ECC + 端到端資料校驗形成多層防線。
投資關聯： On-die ECC 本身不獨立構成商品，但它是 DDR5 和 HBM3/HBM3E 的標配功能，其面積開銷與延遲特徵直接影響 DRAM die size（進而影響 bit cost）和訪問延遲（影響頻寬效率），是評估 HBM 競爭力的隱性引數。
15 分鐘專家深入
1. On-die ECC 到底糾正什麼、不糾正什麼？
| 層級 | 糾錯範圍 | 能力 | 典型延遲代價 |
|---|---|---|---|
| On-die ECC（本次主角） | 單顆 DRAM die 內部陣列到 I/O 通路 | 單位元糾正（SEC），多位元檢測（DED） | [業界估算] 1-3 ns |
| 系統級 ECC（DIMM/RDIMM 上額外 DRAM 做校驗） | 從 DRAM 到記憶體控制器的完整通路 | 單位元糾正 / 多位元檢測（SEC-DED） | [定性] 與 on-die ECC 在不同域 |
| 端到端 CRC/校驗（部分 GPU/CPU 記憶體控制器支援） | 控制器到計算單元 | 檢測傳輸錯誤 | [定性] 控制器側延遲 |
關鍵認知： On-die ECC 修復的是 DRAM 晶片內部讀出放大器到 I/O buffer 之間路徑上的單位元錯誤；它無法修復傳輸到主機側後因訊號完整性導致的錯誤——那需要系統級 ECC。兩者互補，缺一不可。
2. 標準化背景
- DDR5： JEDEC 在 DDR5 規範（JESD79-5）中強制要求 on-die ECC。這是 DDR5 相對 DDR4 的架構性變化之一。DRAM 廠商在晶片內部儲存區域增加了 ECC 校驗位，主機通過標準協議讀到的是已糾正資料。
- HBM 系列： HBM2E（JESD235D）和HBM3（JESD238）規範中均包含 on-die ECC 支援。考慮到 HBM 堆疊層數多、die 面積極小、測試難度大，on-die ECC 對保證每層 die 的出廠良率尤為關鍵。
- LPDDR5/LPDDR5X： 也引入了 on-die ECC 或類似的內部資料完整性機制，以應對移動 DRAM 同樣面臨的微縮挑戰。
3. 面積開銷與有效容量
On-die ECC 的校驗位需要額外的儲存單元。其面積開銷因具體實現而異：
- 廠商通常在標稱容量（如 16Gb、24Gb per die）中已經包含了 ECC 校驗位的面積，或者在標稱容量之上多做了一些 cell array。具體做法為廠商內部實現細節，公開揭露有限。
- [定性估算] 行業普遍認為 on-die ECC 帶來的有效儲存開銷約為幾個百分點的額外 cell area，不同廠商方案不同，JEDEC 未統一規定具體編位元速率。
4. 延遲影響
On-die ECC 的編碼/解碼邏輯位於 DRAM die 內部的 sense amplifier 到 I/O buffer 之間。這個過程引入的額外延遲通常在個位數納秒量級。
對於 HBM 的典型 tCAS（列訪問延遲）為十幾個時鐘週期（如 HBM2E 在 3.2Gb/s 速率下約幾個 ns），on-die ECC 貢獻的絕對延遲在整體時序中佔比相對較小，但在極端高頻/低延遲場景下需要納入時序預算。
技術原理
內部架構示意
┌──────────────────────────────────────────────────────┐
│ DRAM Die 內部 │
│ │
│ ┌─────────┐ Sense ┌──────────┐ I/O │
│ │ Cell │───Amplifier───│ On-die │──Buffer──►│
│ │ Array │ (SA) │ ECC 引擎 │ (DQ) │
│ │ │ │ │ │
│ │ [data bits] │ SEC-DED │ │
│ │ + [ECC │ │ Decoder │ │
│ │ check │ │ │ │
│ │ bits] │ │ 糾正1-bit│ │
│ └─────────┘ │ 檢測2-bit│ │
│ └──────────┘ │
│ │
│ 寫入時: 資料 → ECC編碼器 → 存入Array(資料+ECC位) │
│ 讀出時: Array(資料+ECC位) → ECC解碼器 → 糾正 → 輸出 │
└──────────────────────────────────────────────────────┘
▲ │
│ ▼
Memory Controller ◄──────────── 乾淨資料（已糾正）
(主機側，看到的是 corrected data)編碼方案
- 典型採用 SEC-DED（Single Error Correct, Double Error Detect）編碼，基於漢明碼或其擴充套件變種。
- 編碼的基本思想：對於 k 個數據位，增加 r 個校驗位，使得 k + r 構成的碼字滿足最小漢明距離 ≥ 4（即可糾正 1 位錯誤、檢測 2 位錯誤）。
- 具體引數（k/r 的比率、編碼多項式）為各廠商內部實現，JEDEC 規範要求功能（SEC-DED），但不統一規定具體電路實現。
為什麼不用更強的糾錯碼（如系統級 Chipkill）？
- On-die ECC 的目標是覆蓋 DRAM 內部最常見的單位元軟錯誤，而非系統級的多 chip 失效。
- 更強的編碼（如 BCH、Reed-Solomon）需要更多校驗位（面積↑）和更復雜的編解碼電路（延遲↑、功耗↑），在 DRAM die 內部的寶貴面積上不經濟。
- 系統級 ECC（如伺服器 RDIMM 的 SEC-DED、Chipkill/ECC on data bus）負責更高層級的保護。
寫入路徑與讀出路徑
寫入（Write）：
Host 資料 → Memory Controller → DQ pins → DRAM Die
│
ECC Encoder
│
Data + Check Bits
│
寫入 Cell Array
讀出（Read）：
Cell Array → Sense Amplifier → ECC Decoder → DQ pins → Controller
│
syndrome 計算
├── syndrome = 0 → 無錯，直接輸出
├── syndrome ≠ 0, 單 bit → 糾正，輸出 corrected data
└── 雙 bit → 標記 UE (Uncorrectable Error)重要： 當 on-die ECC 檢測到不可糾正錯誤（UE）時，不同 DRAM 架構的處理方式有所不同——部分實現會通過 sideband 訊號或資料 masking 通知主機控制器，部分實現可能直接輸出有錯資料（依賴系統級 ECC 兜底）。具體行為取決於廠商實現和介面協議。
技術演進史
| 時間線 | 事件 | 意義 |
|---|---|---|
| DDR3/DDR4 時代 | On-die ECC 未被標準化強制要求；部分廠商在高階產品中以可選功能或內部測試用途實現 | DRAM 縮放壓力尚可承受，軟錯誤率在可接受範圍 |
| ~2018-2019 | HBM2E 規範制定階段，堆疊良率和資料完整性成為核心關切 | HBM 堆疊特性天然要求每層 die 有內部糾錯能力 |
| 2020 | JEDEC DDR5 規範（JESD79-5）正式釋出，首次在消費/企業級 DDR 標準中強制要求 on-die ECC | 里程碑事件——On-die ECC 從”可選”變”必選” |
| 2021 | DDR5 產品開始量產；Google 公開論文討論資料中心靜默資料損壞（SDC），DRAM 軟錯誤是主要來源之一 | 行業關注度急劇提升 |
| 2022-2023 | HBM3 量產（用於 NVIDIA H100 等），on-die ECC 為標配 | AI 算力需求推動 HBM 放量，on-die ECC 成為供應鏈隱性關鍵引數 |
| 2024-2025 | HBM3E（12-Hi 堆疊，更高頻寬）進入量產，LPDDR5X 亦強化內部資料完整性機制 | 微縮繼續、堆疊層數增加，on-die ECC 的覆蓋範圍和複雜度進一步提升 |
技術路線對比
| 維度 | On-die ECC | 系統級 ECC（DIMM 側） | 控制器端 E2E 保護 |
|---|---|---|---|
| 糾錯位置 | DRAM die 內部 | DRAM 模組級別（額外 chip 做校驗） | 記憶體控制器內部 |
| 典型編碼 | SEC-DED（漢明碼擴充套件） | SEC-DED / Chipkill（×4/x8 SDDC） | CRC-32 / CRC-8 等 |
| 覆蓋範圍 | 單 die 內部 array→I/O | 跨 chip 的 bus 傳輸 | 控制器→計算單元 |
| 糾錯能力 | 1-bit correct / 2-bit detect per codeword | 1-bit correct (SEC-DED); Chipkill 可糾正整 chip 失效 | 檢測為主 |
| 延遲開銷 | [定性] 低（die 內部，個位數 ns） | [定性] 中（需額外 chip 訪問 + 控制器計算） | [定性] 低 |
| 面積/成本開銷 | DRAM die 內部增加幾個百分點 cell area | 需額外 DRAM chip（如 ECC DIMM 多 1/8 或 1/9 chip） | 控制器邏輯面積增加 |
| 透明度 | 對主機完全透明 | 主機可見（需 ECC capable 控制器） | 主機軟體可能可見 |
| 是否可獨立使用 | 不夠——不能替代系統級 ECC | 不夠——不能覆蓋 die 內部錯誤 | 不夠——互補層 |
| 行業趨勢 | DDR5/HBM3 起強制標配 | 伺服器標配，消費級不強制 | 高階 GPU/CPU 逐步標配 |
核心結論： 三層保護是互補關係，形成縱深防禦。On-die ECC 是最內層、最基礎的防線。
上下游
上游（On-die ECC 所依賴的）
| 環節 | 說明 |
|---|---|
| DRAM 製程 | 製程越微縮，對 on-die ECC 的依賴越強；先進製程（1β、1γ 工藝節點）幾乎是”無 ECC 不可” |
| ECC 編解碼 IP | DRAM 廠商內部自研或從 IP 供應商獲取；需極低面積、極低延遲 |
| 測試與驗證裝置 | On-die ECC 使得傳統的外部測試模式變得複雜——需要特殊模式繞過 ECC 來測試底層 cell array |
| 晶圓良率 | On-die ECC 可以”隱藏”部分單位元缺陷，變相提升 die 級良率 |
下游（On-die ECC 所影響的）
| 環節 | 說明 |
|---|---|
| DDR5 DIMM 製造 | On-die ECC 使單顆 die 的良率門檻降低，但增加了 die 面積 |
| HBM 封裝（如 SK Hynix / Samsung / Micron） | 每層 DRAM die 都帶 on-die ECC，對堆疊良率和測試策略有直接影響 |
| GPU/加速器（NVIDIA、AMD 等） | HBM on-die ECC 的延遲貢獻納入 GPU 記憶體子系統時序設計 |
| 伺服器 CPU（Intel、AMD） | DDR5 on-die ECC + 系統級 ECC 雙重保護，影響記憶體 RAS（Reliability, Availability, Serviceability）指標 |
| 資料中心運維 | On-die ECC 透明糾錯減少了可見的可糾正錯誤（CE）計數，但也意味著部分錯誤”被藏起來”了——運維需關注 UE（不可糾正錯誤）事件 |
關鍵指標
| 指標 | 說明 | 數值/範圍 |
|---|---|---|
| 糾錯能力 | 每個 codeword 可糾正的位元數 | 1-bit SEC（單位元糾正） |
| 檢測能力 | 每個 codeword 可檢測的位元數 | 2-bit DED（雙位元檢測） |
| 編位元速率 | 資料位 / (資料位 + 校驗位) | [廠商未充分揭露] 估計 > 90%（低開銷編碼） |
| 額外延遲 | ECC 編解碼引入的訪問延遲增量 | [業界估算] 1-3 ns 量級 |
| 面積開銷 | 校驗位 + 編解碼邏輯佔 die 面積的比例 | [定性估算] 低個位數百分比 |
| 透明度 | 主機是否需要感知 | 完全透明（host-agnostic） |
| 適用標準 | 強制要求 on-die ECC 的 JEDEC 標準 | DDR5 (JESD79-5), HBM2E (JESD235D), HBM3 (JESD238) 等 |
供需與市場資料
供需格局（定性）
On-die ECC 本身不是獨立市場——它是 DDR5 和 HBM 產品的內嵌功能。其影響通過以下方式傳導到市場：
| 影響維度 | 傳導路徑 |
|---|---|
| Die 面積 | On-die ECC 增加 cell area → 同等晶圓產能下有效 bit 產出略降 → 影響 bit 成本 |
| 良率 | On-die ECC 可”容忍”部分單位元缺陷 → 變相提升等效良率 → 部分抵消面積開銷 |
| 測試成本 | 需要特殊測試模式繞過 ECC 以測試底層 cell → 測試時間和成本增加 |
| 產品定價 | 不單獨定價，但影響 DRAM 廠商的成本結構和獲利率 |
市場資料背景
- DDR5 滲透率： [行業報告綜合] 2024 年 DDR5 在 PC 和伺服器領域的滲透率快速提升，預計 2025 年將成為主流。所有 DDR5 產品均內建 on-die ECC。
- HBM 市場： [行業報告綜合] 2024 年 HBM 市場規模快速增長，主要受益於 AI 訓練/推論需求。SK Hynix、Samsung、Micron 三大廠商的 HBM3/HBM3E 產品均包含 on-die ECC。
- On-die ECC 對 bit cost 的影響： [定性估算] 面積開銷和良率提升效應部分抵消，淨影響約為 bit cost 的低個位數百分比，不同廠商和製程節點有差異。
代表公司與資本對映
| 公司 | 角色 | 與 On-die ECC 的關聯 |
|---|---|---|
| SK Hynix | DRAM & HBM 龍頭 | HBM3/HBM3E 的 on-die ECC 實現；良率和成本競爭力的關鍵隱性引數 |
| Samsung | DRAM & HBM 龍頭 | 同上；先進製程節點（1b、1c 工藝節點）下 on-die ECC 的設計優劣影響良率 |
| Micron | DRAM & HBM 追趕者 | DDR5 和 HBM3E 的 on-die ECC 實現；追趕 HBM 份額的關鍵技術之一 |
| NVIDIA | GPU/AI 加速器 | HBM on-die ECC 延遲納入 GPU 記憶體子系統時序預算；資料完整性是 AI 訓練的賣點 |
| AMD | CPU & GPU | DDR5 on-die ECC + 系統級 ECC 雙重支援；EPYC 伺服器 CPU 的 RAS 特性 |
| Intel | CPU | DDR5 on-die ECC 支援；至強伺服器平台的記憶體可靠性架構 |
| 長鑫儲存（CXMT） | 中國大陸 DRAM | DDR5 路線圖中同樣需要實現 on-die ECC，是追趕先進製程的技術門檻之一 |
資本對映思路： On-die ECC 不是獨立投資主題，但它是評估 DRAM 廠商先進產品競爭力的隱性指標——誰的 on-die ECC 面積開銷更小、延遲更低、良率補償效果更好，誰在 DDR5/HBM 上的成本優勢就越大。
投資邏輯
核心觀點
-
On-die ECC 是 DDR5/HBM 的”隱形稅”和”隱形保險”：
- 它增加了 die 面積（成本端負面），但也提升了良率（成本端正面）。
- 淨效應取決於廠商的製程能力和 ECC 架構設計——領先廠商的淨效益更大。
-
HBM 競爭中的隱性差異化：
- 市場關注 HBM 的頻寬（I/O 速率 × 位寬）和堆疊層數，但 on-die ECC 的設計質量同樣影響：
- 每層 die 的良率（影響堆疊整體良率）
- 訪問延遲（影響有效頻寬利用率）
- 可靠性指標（影響高階客戶選型）
- 市場關注 HBM 的頻寬（I/O 速率 × 位寬）和堆疊層數，但 on-die ECC 的設計質量同樣影響：
-
DDR5 全面普及 = on-die ECC 全面標配：
- 隨著 DDR5 取代 DDR4 成為出貨主力，on-die ECC 從”高階特有”變為基礎配置。
- 這對 DRAM 廠商的成本管理能力提出了更精細化的要求。
-
資料完整性成為 AI 時代的賣點：
- 大型模型訓練動輒數千 GPU、訓練週期數周，資料損壞的代價極高。
- On-die ECC + 系統級 ECC + 端到端校驗的”三層防護”將成為 AI 基礎設施選型的重要參考。
風險提示
- On-die ECC 的具體實現差異難以從外部觀測，投資者難以直接量化其影響。
- JEDEC 標準層面僅規定功能要求，不規定實現細節，廠商間差異可能被營銷話術掩蓋。
常見誤讀糾偏
❌ 誤讀 1：“On-die ECC 可以替代系統級 ECC”
糾偏： 絕對不可以。On-die ECC 只覆蓋 DRAM die 內部的單位元錯誤。資料從 die 到控制器的傳輸路徑（PCB 走線、訊號完整性）、控制器內部處理等環節的錯誤，必須由系統級 ECC 覆蓋。兩者是互補關係，不是替代關係。在伺服器和 AI 訓練場景中，系統級 ECC 仍然是必需品。
❌ 誤讀 2：“DDR5 的 on-die ECC 意味著 DDR5 不需要主機板上的 ECC 了”
糾偏： DDR5 的 on-die ECC 是 transparent（對主機透明）的，它只糾正 die 內部錯誤。如果你需要完整的 ECC 保護（糾正傳輸鏈路上的錯誤），仍然需要使用 ECC 版本的 DDR5 DIMM（如 DDR5 RDIMM/ECC UDIMM）。非 ECC 的 DDR5 UDIMM 只有 on-die ECC 這一層防護，保護力度遠不如 ECC DIMM。
❌ 誤讀 3：“On-die ECC 會顯著降低 DRAM 的可用容量”
糾偏： On-die ECC 的校驗位開銷（儲存 ECC check bits）通常已經被廠商計入標稱容量。例如標稱 16Gb 的 DDR5 die，其內部 cell array 可能比 16Gb 略大以容納 ECC 位，但對外呈現的就是 16Gb 可用資料容量。對使用者而言不減少可見容量。
❌ 誤讀 4：“HBM 堆疊中只有頂層有 on-die ECC”
糾偏： HBM 堆疊中的每一層 DRAM die 都有獨立的 on-die ECC 邏輯。這是堆疊架構的基本設計原則——每層 die 在出廠前都需要自身的資料完整性保障。
學習路徑
入門（瞭解概念）
│
├─► 閱讀 JEDEC DDR5 概述文件（JESD79-5 概要，非完整規範）
│ └─ 重點關注"on-die ECC"章節的功能描述
│
├─► 閱讀 DRAM 廠商的技術白皮書
│ └─ SK Hynix / Samsung / Micron 的 DDR5/HBM 產品介紹中通常有 on-die ECC 的簡要說明
│
進階（理解機制）
│
├─► 學習漢明碼（Hamming Code）基本原理
│ └─ 理解 SEC-DED 的編碼/解碼過程
│ └─ 推薦教材：經典資訊論/編碼理論教材中的線性分碼章節
│
├─► 閱讀 Google 的 SDC 論文（"Cores that don't count", 2021）
│ └─ 理解靜默資料損壞的來源及 DRAM 軟錯誤的佔比
│
深入（架構級理解）
│
├─► 研讀 DDR5 和 HBM3 的 JEDEC 規範（完整版需購買/會員）
│ └─ 關注 on-die ECC 與 DRAM 內部流水線的互動
│
├─► 閱讀 DRAM 廠商關於測試策略的論文/專利
│ └─ on-die ECC 如何影響 DRAM 測試（繞過 ECC 測試底層 cell 的方法）
│
└─► 關注 ISSCC / VLSI Symposium 等頂會中 DRAM 方向的論文
└─ 近年有多篇關於 DRAM 可靠性與 ECC 的學術工作一句話總結
On-die ECC 是 DRAM 晶片內部的”免疫系統”——在資料離開 die 之前默默糾正單位元錯誤；它是 DDR5/HBM 的標配功能，與系統級 ECC 互補而非替代，其面積和延遲特徵是評估 DRAM 廠商先進產品競爭力的隱性關鍵引數。
延伸閱讀與來源
| 來源 | 說明 |
|---|---|
| JEDEC JESD79-5 | DDR5 SDRAM 標準，含 on-die ECC 強制要求（需 JEDEC 會員獲取） |
| JEDEC JESD235D | HBM2E 標準，含 on-die ECC 描述 |
| JEDEC JESD238 | HBM3 標準，含 on-die ECC 描述 |
| Google, “Cores that don’t count” (2021) | 討論資料中心靜默資料損壞，DRAM 是主要來源之一（HotOS 2021） |
| 各 DRAM 廠商產品 datasheet | DDR5 / HBM3 datasheet 中通常有 on-die ECC 功能的簡要描述 |
| AnandTech / WikiChip | 技術媒體對 DDR5 on-die ECC 的科普性解釋（搜尋 “DDR5 on-die ECC”） |
| 本頁說明 | 硬規格（具體編位元速率、精確延遲數值等）因廠商未充分公開揭露，本頁以定性描述和業界估算為主，已標註。檢索來源因 403 錯誤未能獲取最新資料，建議讀者參閱上述一手來源。 |
免責宣告： 本頁基於公開技術資料和行業共識撰寫，具體實現細節因廠商而異且未完全公開。涉及投資邏輯的部分僅為研究參考，不構成投資建議。技術規格標註 [業界估算] 或 [未充分揭露] 處，因聯網檢索未能獲取一手資料，請以廠商官方文件為準。