V-NAND (Vertical NAND / 三維快閃記憶體)

3 秒看懂

V-NAND = 把快閃記憶體儲存單元從平面”攤煎餅”變成立體”摞煎餅”，通過垂直堆疊數十至數百層儲存層來突破平面 NAND 的物理極限，是當今固態儲存（SSD）的核心底層技術。三星以”V-NAND”為商標名，行業通稱 3D NAND。

3 分鐘產業解釋

核心問題：為什麼平面 NAND 走不下去了？

平面 NAND（Planar NAND）依賴光刻微縮來提升儲存密度——從 2000 年代初的 ~120nm 一路縮至 2014 年前後的 ~15nm。然而在 15nm 節點以下，單元之間的電荷耦合干擾急劇增大、訊雜比惡化、耐久性下降，製程微縮帶來的成本收益幾乎歸零。

解法：向上生長

3D NAND 放棄了更精細的光刻，轉而採用相對寬鬆的工藝節點（約 40-50nm 等效），將儲存單元沿垂直方向層層堆疊。層數成為密度提升的主要驅動力——每翻一倍層數，單位面積儲存位元數近似翻倍（不考慮 CMOS 外圍電路佔比）。

產業格局速覽

維度	要點
核心玩家	三星、SK 海力士、美光、鎧俠/西部資料、長江儲存（YMTC）
三星商標	V-NAND（行業第一個量產 3D NAND 的廠商，2013 年）
鎧俠/WD 商標	BiCS FLASH
SK 海力士	4D V-NAND（CMOS-under-array 變體）
全球 NAND 市場規模	約 500-700 億美元/年（隨週期波動劇烈，[行業估算]）
主流產品形態	SSD（消費級/企業級）、嵌入式儲存（手機 UFS）、儲存卡

15 分鐘專家深入

1. 為什麼說 V-NAND 是儲存行業最重要的範式切換？

從”摩爾定律的微縮競賽”轉向”工藝工程的堆疊競賽”。

平面 NAND 的瓶頸：光刻精度的經濟極限（EUV 用於 NAND 儲存層的成本過高）、Cell-to-Cell 電荷耦合干擾、氧化層陷阱密度增大導致可靠性惡化。
3D NAND 的邏輯：用更大的單元尺寸（降低工藝難度）換取縱向堆疊能力，同時每個單元的氧化層更厚、儲存層更可靠，耐久性（P/E Cycles）反而優於最後一代平面 NAND。
經濟拐點：當堆疊層數帶來的 bit 密度增益超過堆疊本身的工藝成本增長時，3D NAND 的 bit 成本就低於平面 NAND。這個交叉點在 48-64 層時期被驗證。

2. V-NAND 的核心架構概念

三星的 V-NAND 採用 Charge Trap Flash（CTF，電荷俘獲型） 架構，以矽氮化物（Si₃N₄）作為電荷儲存層（而非傳統的多晶矽浮柵）。CTF 的優勢在於單元之間天然隔離更好、電荷洩漏更小，更適合高層數堆疊。

注意區分：早期 Intel/Micron 聯盟的 3D NAND 採用浮柵（Floating Gate）工藝；美光在 128 層轉向 CTF，而 Intel/Solidigm 仍沿用浮柵。CTF 已成為行業主流。

3. 關鍵技術挑戰

挑戰	說明
高深寬比刻蝕	100+ 層堆疊要求刻蝕深寬比達 40:1 甚至更高，對刻蝕裝置和工藝控制要求極高
多層薄膜均勻性	氧化物/氮化物交替層（O/N stack）在數十層厚度上需保持奈米級均勻性，嚴重依賴 ALD（原子層沉積）
多 Deck 串接	單一 Deck（一次刻透全部層數）的深寬比物理極限約 100-130 層左右；更高層數需採用 String Stacking（多 Deck 堆疊），增加了對齊精度和工藝複雜度
字線電阻	層數越多、字線（Word Line）越長，RC 延遲增大，需要引入更好的金屬化方案
單元間干擾	垂直方向相鄰層和水平方向相鄰串之間的電荷耦合仍需最佳化

4. 市場競爭的”層數軍備競賽”

3D NAND 的競爭主要圍繞層數展開——它直接決定了單位面積的 bit 密度和 bit 成本。各廠商的程序大致如下（注：以下層數為公開發布資訊，各代際命名體系不同，僅作縱向參考）：

時間線	三星（V-NAND）	SK 海力士	美光	鎧俠/WD（BiCS）
~2013	24L（1代）	—	—	—
~2014-15	32L / 48L	36L / 48L	32L / 48L	48L（BiCS2）
~2016-17	64L	72L	64L	64L（BiCS3）
~2018-19	9xL	96L / 128L	96L / 128L	96L / 112L（BiCS5）
~2020-21	128L / 176L	176L	176L	112L / 162L（BiCS6）
~2022-23	236L（8代）	238L	232L	218L（BiCS8）[估算]
2024+	2xxL+（9代）	321L（已釋出）	300L+（已釋出）	更高世代規劃中

標註：上表層數資訊綜合自各廠商公開發佈會/財報，具體命名代際因廠商不同無法橫向直接對比。“x”表示記憶模糊的數字，以廠商官方為準。

技術原理

儲存單元結構

V-NAND 單串結構（垂直切面示意）

          Drain (位線, Bit Line)
              │
          ┌───┴───┐
          │  DSL   │  ← Drain Select Gate（漏端選擇柵）
          └───┬───┘
       ┌──────┼──────┐
       │  ┌───┴───┐  │
       │  │ WL-N  │  │  ← 字線 N（最頂層 Word Line / Control Gate）
       │  │ Cell  │  │     ┌─────────────────────────┐
       │  │       │  │     │ Oxide / Nitride / Oxide │
       │  └───┬───┘  │     │ (ONO = 隧穿層/俘獲層/阻擋層)│
       │  ┌───┴───┐  │     └─────────────────────────┘
       │  │WL-N-1 │  │     中間：多晶矽溝道 (Poly-Si Channel)
       │  │ Cell  │  │
       │  └───┬───┘  │
       │     ...     │
       │  ┌───┴───┐  │
       │  │  WL1  │  │  ← 字線 1（最底層）
       │  │ Cell  │  │
       │  └───┬───┘  │
       └──────┼──────┘
          ┌───┴───┐
          │  SSL   │  ← Source Select Gate（源端選擇柵）
          └───┬───┘
              │
          Source (共源線, Common Source Line)

關鍵物理機制

1. 程式設計（Program）— Fowler-Nordheim 隧穿

在控制柵（Control Gate / Word Line）施加高正電壓（約 15-20V，具體取決於工藝）
電子從溝道經隧穿氧化層（~5-7nm SiO₂）進入氮化矽俘獲層（Si₃N₄）
被俘獲的電子改變單元的閾值電壓（Vth），編碼資料

2. 擦除（Erase）— 帶間隧穿（BTBT）或反向 FN 隧穿

以 Block 為單位擦除（一個 Block 包含同一組串的所有儲存頁）
施加反向電壓使電子從俘獲層返回溝道

3. 讀取（Read）

在 Word Line 施加特定參考電壓
檢測溝道是否導通，從而判斷儲存的 Vth 級別

多值儲存（MLC/TLC/QLC）

型別	每單元位元數	Vth 級別數	典型應用
SLC	1 bit	2	快取、高可靠性場景
MLC	2 bits	4	企業級 SSD（逐漸被 TLC 取代）
TLC	3 bits	8	主流消費級/企業級 SSD
QLC	4 bits	16	大容量、讀密集型場景（如 AI 資料集儲存）
PLC	5 bits	32	研發階段，尚未量產

關鍵權衡：每增 1 bit/cell，密度提升約 33%（TLC→QLC），但程式設計時間延長、耐久性下降（TLC 約 1000-3000 P/E cycles，QLC 約 100-1000 P/E cycles，因工藝代際和工作負載差異較大 [廠商規格書]）。

架構變體：CMOS 的擺放位置

方案A：CMOS 在陣列旁邊（Peripheral-Away）
┌────────────────────────────────────┐
│  NAND Array (儲存陣列)              │
│  ████████████████████████████████  │  ← 佔據晶片大部分面積
│  ████████████████████████████████  │
└────────────────────────────────────┘
│  CMOS 外圍電路  │  ← 行/列解碼器、頁緩衝器等
                  ↑ 晶片面積利用率較低

方案B：CMOS 在陣列下方（CMOS-Under-Array, CuA）
┌────────────────────────────────────┐
│  NAND Array (儲存陣列)              │
│  ████████████████████████████████  │
│  ████████████████████████████████  │
│  ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─  │
│  CMOS 外圍電路（埋在陣列正下方）     │  ← 面積效率更高
└────────────────────────────────────┘

CuA 可將晶片面積縮小 15-30% [行業估算]，
但對製造工藝（層間對準、熱預算）要求更高。

SK 海力士較早推出 CuA 並稱之為”4D V-NAND”
三星在其高世代 V-NAND 中也引入了 CuA 技術 [公開報道]

多 Deck（String Stacking）

當層數超過單次刻蝕的深寬比極限時，廠商採用 多 Deck 方案：

單 Deck（≤~130層可一次刻透）       雙 Deck（>130層分兩次堆疊刻蝕）

  ┌──────────────┐              ┌──────────────┐
  │ ║ ║ ║ ║ ║ ║  │              │ ║ ║ ║ ║ ║ ║  │  ← Deck 2
  │ ║ ║ ║ ║ ║ ║  │              │ ║ ║ ║ ║ ║ ║  │
  │ ║ ║ ║ ║ ║ ║  │              ├──────────────┤  ← 連線層 / 底部 Deck 1
  │ ║ ║ ║ ║ ║ ║  │              │ ║ ║ ║ ║ ║ ║  │
  │ ║ ║ ║ ║ ║ ║  │              │ ║ ║ ║ ║ ║ ║  │
  └──────────────┘              │ ║ ║ ║ ║ ║ ║  │
                                └──────────────┘

多 Deck 的代價：上下 Deck 的溝道孔必須精確對齊（overlay accuracy 要求極高），連線層增加工藝步驟，且可能出現上下 Deck 之間的效能/可靠性差異。

技術演進史

時期	里程碑	意義
2007年	東芝（後為鎧俠）釋出 BiCS 概念論文	首次提出 3D NAND 的可量產架構
2013年	三星量產 24L V-NAND（1代）	行業首個商用 3D NAND，採用 CTF
2014-15年	32L→48L 快速迭代	各廠商紛紛進入 3D NAND 賽道
2016-17年	64L 量產，成本首次低於同期平面 NAND	3D NAND 確立絕對主導地位，平面 NAND 逐步退出
2018-19年	96L+ 進入主流，TLC 成為主流單元型別	QLC 開始在消費級產品中應用
2020-21年	128-176L 競賽，CuA 架構出現	晶片面積效率顯著提升
2022-23年	232-238L 量產	多 Deck 成為標配，深寬比刻蝕挑戰加劇
2024+	300L+ 釋出/量產，PLC 在研發	逼近物理極限，行業探索新方向（如 DRAM-like 架構、3D DRAM 等）

技術路線對比

3D NAND vs. 末代平面 NAND

維度	平面 NAND（~15nm 末代）	V-NAND / 3D NAND（以 100+ 層為例）
等效工藝節點	15nm 以下	~40-50nm（寬鬆光刻）
密度提升路徑	光刻微縮	堆疊層數
單元可靠性	差（氧化層極薄，干擾大）	好（單元尺寸大，氧化層厚）
P/E Cycles (TLC)	~500-1000	~1500-3000+（代際差異大）
晶片面積效率	低	CuA 架構下高
製造複雜度	光刻成本高	刻蝕/沉積成本高
bit 成本趨勢	微縮收益歸零	每代層數提升仍有顯著成本下降

三星 V-NAND vs. 競品架構差異

維度	三星 V-NAND	鎧俠/WD BiCS	SK 海力士 4D V-NAND	美光 3D NAND
電荷儲存	CTF (SiN)	CTF	CTF	早期 FG→後轉 CTF
CMOS 位置	早期在旁→後引入 CuA	混合方案	CuA（較早）	CuA
主要差異化	最早量產、產能最大、工藝成熟度高	BiCS 架構概念原創者	4D 命名強調 CuA 優勢	高密度、成本競爭力
最新層 [未充分揭露精確數字]	2xxL+	218L+	321L	300L+

上下游

上游（裝置/材料）                     中游（製造）                  下游（終端應用）
┌────────────────────┐        ┌─────────────────┐        ┌──────────────────────┐
│ 刻蝕裝置：           │        │ 三星             │        │ 消費電子（手機UFS、   │
│  LAM Research       │        │ SK 海力士         │        │  消費級SSD）          │
│  TEL (東京電子)      │  ──→   │ 美光             │  ──→   │ 資料中心/企業級SSD    │
│  AMAT               │        │ 鎧俠 + 西部資料   │        │ AI訓練資料儲存        │
│                     │        │ 長江儲存 (YMTC)   │        │ PC/NB SSD             │
│ ALD/沉積裝置：       │        │                  │        │ 車載儲存              │
│  ASM / TEL / Wonik  │        │                  │        │ 安防監控              │
│                     │        │                  │        │ 遊戲主機              │
│ 矽片/靶材/氣體：      │        │                  │        │                      │
│  信越 / 三菱材料     │        │                  │        │                      │
│  SK Materials        │        │                  │        │                      │
└────────────────────┘        └─────────────────┘        └──────────────────────┘

關鍵上游瓶頸

刻蝕裝置：高深寬比刻蝕（HAR Etch）是 LAM Research 和 TEL 的強項。層數越高，裝置需求越大，且裝置單價更高（先進 HAR 刻蝕裝置單臺價格可達數千萬美元級別 [供應鏈估算]）。
ALD 裝置：數十層 O/N stack 的均勻沉積依賴 ALD，ASM International 是主要供應商。
光阻材料/特殊氣體：層數增加帶來更多的光刻/刻蝕步驟，耗材用量隨之增長。

關鍵指標

指標	說明	典型範圍（當前主流產品級）
層數（Layer Count）	堆疊的 Word Line 層數，最核心的密度指標	176L-236L（量產主流），300L+（最新發布）
Bit 密度（bit/mm²）	單位晶片面積的儲存容量	受 CuA、QLC 等因素影響，持續提升中 [各廠商未完全公開]
Die 容量	單顆晶片的儲存容量	512Gb-1Tb+（TLC），QLC 可達更高
介面速率	NAND Die 與控制器之間的資料傳輸速率	當前主流約 1600-2400 MT/s [估算]
P/E Cycles	程式設計/擦除壽命	TLC: ~1000-3000；QLC: ~100-1000（因代際、工作溫度、應用場景差異大）
讀延遲（tR）	從 NAND 讀取一頁資料的時間	通常數十微秒級別
I/O 功耗	每 bit 傳輸的能耗	隨層數增加和介面提速需持續最佳化

供需與市場資料

全球 NAND 市場

維度	資料	來源/口徑
全球 NAND 市場規模	約 500-700 億美元/年	行業估算（2023-2024，隨價格週期劇烈波動）
年出貨容量增速	約 25-35%/年	行業估算（bit growth）
主要需求驅動力	企業級 SSD（AI/雲端）、手機、PC	[行業報告]

競爭格局（產能/營收份額估算）

廠商	營收份額（全球 NAND）	在華製造版面配置	最新層 [公開資訊]
三星	~30-35% [估算]	西安工廠（重要產能基地）	236L+
SK 海力士	~18-22% [估算]（含 Solidigm）	大連工廠（原英特爾 NAND）	238L / 321L
美光	~15-20% [估算]	—	232L / 300L+
鎧俠+WD	~25-28% [估算]	—	162L / 218L [估算]
YMTC	~5% [估算]	武漢（受出口管制影響）	232L（受制裁後擴產受阻）

標註：上述份額為行業分析師綜合估算，各廠商財報口徑不完全一致，僅供參考。

AI 對 NAND 需求的影響

AI 訓練資料集儲存：TB-PB 級原始資料需高效能 SSD 預處理
AI 推論快取：大型模型 KV-cache、向量資料庫等對讀延遲敏感
HDD→SSD 替換加速：資料中心 SSD 容量需求 CAGR 持續高增
但注意：HBM/DRAM 是 AI 訓練的”熱”儲存，NAND 是”溫/冷”儲存層，兩者互補而非競爭

代表公司與資本對映

公司	角色	V-NAND 相關亮點	上市程式碼
三星電子	V-NAND 命名者、全球第一/第二大 NAND 供應商	2013年首量產 3D NAND；產能最大、產品線最全	005930.KS
SK 海力士	全球第二大（含 Solidigm）	4D V-NAND、CuA 先行者；321L 已釋出	000660.KS
美光	全球第三大	232L / 300L+；CBA（CMOS Bonded Array）架構創新	MU (NASDAQ)
鎧俠（Kioxia）	BiCS 架構原創者	東芝儲存的繼承者，與 WD 合作研發	6600.T（東京上市）
西部資料（WD）	與鎧俠合資生產	NAND 業務已拆分為 SanDisk 獨立公司	WDC (NASDAQ)
長江儲存（YMTC）	中國 3D NAND 唯一量產玩家	232L 技術已驗證，受美國出口管制擴產受限	未上市
兆易創新	中國 NOR Flash/利基 NAND	非主攻 3D NAND，但受益於國產替代邏輯	603986.SH

裝置/材料鏈對映

公司	角色	與 V-NAND 的關聯
LAM Research	刻蝕裝置	HAR Etch 核心供應商，層數越高需求越強
TEL (東京電子)	刻蝕/沉積裝置	與 LAM 分食 HAR 市場
ASM International	ALD 裝置	O/N stack 沉積關鍵供應商
ASML	光刻裝置	NAND 的光刻要求低於 DRAM/邏輯，但仍需
應用材料 (AMAT)	CVD/刻蝕/CMP	綜合半導體裝置供應商

產業研究架構

需求與供給變數

層數競賽驅動裝置需求：每提升一代層數，刻蝕/ALD 裝置的採購量和價值量同步增長，LAM、TEL、ASM 等裝置商的訂單彈性隨之提高。
AI 資料儲存需求爆發：大型模型訓練/推論的資料管線對高效能 SSD 需求持續增長，企業級 SSD 是 NAND ASP 最高的細分市場。
供給側紀律改善：經歷 2022-2023 年的嚴重下行週期後，各廠商大幅削減資本支出，供需再平衡推動價格回升。
HDD→SSD 長期替換：資料中心 SSD 滲透率仍有提升空間。
地緣政治推動供應鏈重構：國產替代（YMTC 及其供應鏈）為中國裝置/材料商帶來機會。

約束與風險變數

強週期性：NAND 是典型的強週期商品，價格可從高點跌去 60-70%。
物理極限逼近：層數突破 400-500L 後，刻蝕深寬比、熱預算等挑戰指數級增大，技術路徑不確定性增加。
QLC/PLC 耐久性問題：每增 1 bit/cell，可靠性下降，限制企業級應用。
地緣政治風險：對華出口管制可能影響三星/SK 海力士在華工廠的裝置升級。
替代儲存技術：CXL 儲存、SCM（儲存級記憶體）等可能改變儲存層次結構。

關鍵追蹤指標

各廠商季度 NAND ASP 和 bit shipment
季度 資本支出展望（供給端先行指標）
層數技術路線圖更新
企業級 SSD 出貨量（AI 需求代理指標）

常見誤讀糾偏

誤讀 1：“V-NAND 是三星獨有的技術”

糾偏：V-NAND 是三星的商標名，不是一種獨有技術。3D NAND / 垂直 NAND 是行業通用技術路線，SK 海力士、美光、鎧俠/WD、YMTC 都在量產 3D NAND。只是各家的命名（V-NAND、BiCS、4D V-NAND）和具體架構細節（CTF vs FG、CuA vs 非 CuA、單 Deck vs 多 Deck）不同。三星的優勢在於最早量產和產能規模最大，而非技術壟斷。

誤讀 2：“層數越多 = 產品越好”

糾偏：層數只是密度指標之一，不代表最終產品效能。影響最終 SSD 表現的因素包括：

控制器能力（糾錯、磨損均衡、GC 策略）
介面速率（PCIe Gen4 vs Gen5 vs Gen6）
Die 容量和封裝密度（影響並行度）
單元型別（TLC vs QLC 直接影響延遲和耐久性）
韌體最佳化（尤其是企業級 SSD 的 QoS）

例如，一顆 176L TLC Die 配合優秀控制器的 SSD，可能在真實工作負載下優於一顆 236L QLC Die 配平庸控制器的方案。

誤讀 3：“3D NAND 已經接近物理極限，未來增長有限”

糾偏：雖然高深寬比刻蝕和多 Deck 對齊是重大挑戰，但行業仍有多個技術槓桿可繼續提升密度：

CBA（CMOS Bonded Array）/ CuA 等架構創新持續提升面積效率
QLC / PLC 提升每單元位元數
層數繼續堆疊（300L→500L+ 可期，但需要工藝突破）
更激進的 pitch scaling（在堆疊方向和水平方向同時微縮）
全新架構（如全環繞柵極型儲存單元、3D DRAM 混合等前沿探索）

NAND 的密度增長速率可能放緩，但遠未到終點。

學習路徑

Level 0：理解基礎
├── 什麼是快閃記憶體？什麼是 NAND Flash？（入門科普影片/文章）
├── 為什麼需要 3D？平面 NAND 的瓶頸是什麼？
│
Level 1：理解結構
├── 學習 V-NAND 的垂直串結構（Channel Hole）
├── 理解 CTF vs Floating Gate
├── 瞭解 SLC/MLC/TLC/QLC 的區別
│   推薦：AnandTech / WikiChip 的 NAND 專題
│
Level 2：理解工藝
├── 高深寬比刻蝕（HAR Etch）原理和挑戰
├── ALD 在 O/N stack 中的角色
├── 多 Deck / String Stacking
│   推薦：IEDM / VLSI Symposium 論文、LAM Research 技術白皮書
│
Level 3：理解市場與投資
├── 各廠商技術路線圖對比
├── NAND 週期分析（ASP / bit shipment / 供需曲線）
├── 裝置供應鏈分析（刻蝕/ALD/光刻）
│   推薦：各廠商財報、TrendForce/集邦諮詢報告、券商行業研究報告
│
Level 4：前沿追蹤
├── 500L+ 路徑探索
├── PLC (5 bits/cell) 研發進展
├── 3D DRAM 概念（儲存計算融合前沿）
│   推薦：ISSCC / IEDM / Hot Chips 會議論文

一句話總結

V-NAND 是儲存行業從”微縮時代”邁向”堆疊時代”的範式革命——通過垂直堆疊數十至數百層儲存單元，在不依賴昂貴光刻微縮的前提下持續降低 bit 成本，已成為支撐全球資料儲存基礎設施的核心技術底座。

延伸閱讀與來源

原始論文：H. Tanaka et al., “Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory,” VLSI Symposium, 2007（BiCS 概念首次提出，鎧俠/東芝）
三星 V-NAND 白皮書：Samsung Semiconductor 官網 V-NAND 技術頁面（技術路線圖和產品規格）
裝置廠商技術白資料：LAM Research “High Aspect Ratio Etch” 白書；ASM International ALD 技術文件
行業報告：TrendForce / 集邦諮詢 NAND Flash 季度追蹤報告；Yole Intelligence 3D NAND 技術與市場報告
會議論文：IEDM (International Electron Devices Meeting)、VLSI Symposium 上各廠商的 3D NAND 論文是瞭解最新架構的最佳一手資料
公司財報：三星、SK 海力士、美光、鎧俠季度財報中的 Memory 業務板塊（含 ASP、bit shipment、資本支出資料）
儲存行業分析：Blocks & Files、StorageNewsletter、WikiChip 等垂直媒體的技術分析文章

宣告：本頁技術規格和市場資料綜合自公開資料和行業估算，具體數字以各廠商官方揭露為準。標註 [估算] 或 [行業估算] 的資料為非精確值，僅供分析參考。