模擬混合訊號驗證

1 3秒看懂

AMS 驗證（Analog/Mixed-Signal Verification）是晶片設計中用來確認模擬與混合訊號電路功能、效能及可靠性的工程方法，“鏈‑晶片‑核”架構將驗證拆成系統級鏈路、整晶片整合和核心 IP 模組三個層次，以提升效率與覆蓋率。

2 3分鐘產業解釋

隨著 AI、5G、自動駕駛和物聯網對低功耗高速晶片的需求爆發，一顆 SoC 上往往同時存在精密 ADC/DAC、電源管理、高速 SerDes、射頻前端等大量模擬/混合訊號模組。這些模組不能只用傳統的數字驗證搞定——類比電路是連續的、對噪聲和工藝變異極度敏感，而數字部分是離散的。AMS 驗證就是為這種“數模共存”的晶片量身定製的驗證方法。

“鏈‑晶片‑核”指的是一種被越來越多設計團隊採納的分層思路：

• 鏈：晶片與晶片之間、或片內高速資料通路的訊號完整性與協議驗證，例如 PCIe、NVLink、MIPI 等介面鏈路。
• 晶片：把各個模擬和數字 IP 拼成完整 SoC 後的頂層整合驗證，重點檢查混合訊號介面、電源分配網路（PDN）的動態響應、時鐘樹完整性等。
• 核：對 PLL、ADC、LDO、溫度感測器等關鍵 IP 的獨立驗證，往往需要在工藝角、電壓、溫度（PVT）組合下達到嚴苛的精度和噪聲指標。

這一架構使得驗證任務可以被自上而下地規劃，並行執行，並且在 bug 定位時可以迅速歸因到某一層次，避免在頂層大海撈針。對於 AI 產業鏈而言，高效能 GPU/NPU 的供電噪聲會直接影響其計算穩定性，高速記憶體介面（HBM）的抖動會限制頻寬，這些都必須通過 AMS 驗證在流片前被發現並解決。

3 技術原理

AMS 驗證的技術底座融合了多種模擬與形式方法，並輔以建模和自動化平台，才能處理數字的“0/1”邏輯和模擬的連續電壓/電流之間的根本差異。

模擬引擎

• SPICE 類模擬（如 Synopsys HSPICE、Siemens AFS）：求解全電路非線性微分方程，精度最高，但速度慢，僅適用於幾千個電晶體規模的模組。
• FastSPICE（如 Cadence Spectre X、Synopsys CustomSim）：引入非線性降階、事件驅動和多速率等技術，把模擬速度提升幾個數量級，允許百萬門級電路的瞬態分析，是混合訊號晶片驗證的主力。
• 數字模擬器（如 Synopsys VCS、Cadence Xcelium）：處理數字邏輯，可通過力‑感知模型（force/sense）或模擬行為模型與模擬模擬器耦合實現混合訊號協同模擬。

建模與抽象 為在合理時間內完成全晶片驗證，模擬模組往往被抽象為實數模型（RNM，Real Number Model）或 Verilog‑AMS/VHDL‑AMS 的行為模型，保留埠電壓、電流等物理量的連續變化，同時大幅降低計算開銷。標準 UVM‑AMS（Universal Verification Methodology for AMS）則引入面向混合訊號事務的驗證元件，使得鏈路級和晶片級驗證可以複用數字驗證基礎設施。

“鏈‑晶片‑核”的驗證分工

• 核級驗證：針對單個模擬 IP，使用 SPICE/FastSPICE 檢查標稱指標（增益、頻寬、噪聲係數、THD、SFDR、電源抑制比 PSRR 等），並覆蓋 PVT 以及蒙特卡洛（Monte Carlo）失配模擬。
• 晶片級驗證：結合數字 UVM 環境，使用混合訊號協同模擬檢查數‑模介面的協議與時序，驗證動態電壓頻率調節（DVFS）下模擬模組的行為，以及電源完整性與訊號完整性交叉影響。
• 鏈驗證：著眼於晶片間的模擬高速通路，典型如用 IBIS‑AMI 模型驗證 SerDes 鏈路的眼圖、抖動和誤位元速率，或用 S 引數模型評估封裝/PCB 的頻道損耗與串擾。通過通道模擬提取等效引數，再回注到時域模擬中。

形式驗證與人工智慧 純數字部分可利用等價性檢查和屬性檢查確保邏輯無死鎖、無斷言違反；模擬部分的形式驗證仍處於學術研究階段，業界開始嘗試用符號分析和小訊號模型進行區域性驗證。另一方面，以機器學習驅動的迴歸篩選、失效預測和自動化 PVT 角選擇（如 Cadence Optimality、Synopsys DSO.ai）正在進入 AMS 流程，目標是把多次模擬迭代從“蠻力窮舉”變為“智慧取樣”，顯著壓縮驗證週期。

4 關鍵引數

評估 AMS 驗證質量與效率時，工程團隊通常關注以下量化指標（典型值依賴於工藝節點與產品型別，具體數字需參照實際設計規格書）：

• 功能覆蓋率與斷言覆蓋率：對於數‑模介面，常要求 100% 的協議狀態機覆蓋率；模擬端則從關鍵電引數閾值定義覆蓋倉，例如 ADC 輸出碼必須在全量程內無失碼。
• 瞬態模擬精度：典型 SPICE 精度下相對誤差 <0.1%，FastSPICE 通過配置容差（tolerance）在 1%～5% 之間折衷速度。對於高速鏈路，往往要求電壓噪聲 <1 mV RMS，時鐘抖動 <100 fs RMS。
• 頻域指標：如 PLL 相位噪聲（offset 1 MHz 處 −120 dBc/Hz）、ADC 無雜散動態範圍（SFDR 70 dB）、DAC 總諧波失真（THD < −80 dB），需在 Cadence/Synopsys 工具中用頻域模擬或瞬態後 FFT 提取。
• 電源完整性：目標阻抗（Z_target）需在全頻段滿足，如某 AI 加速晶片要求核心電壓軌 Z_target < 5 mΩ 至 100 MHz，驗證過程中需提取版圖寄生並做 AC 和瞬態分析。
• 工藝角覆蓋與良率：高階節點（5 nm/3 nm）所需覆蓋的 PVT 角可達數百個，加上蒙特卡洛次數通常要求 ≥ 1000 次，以評估 3σ 甚至 6σ 的良率。
• 模擬吞吐量：通常以“模擬周”度量，一個完整的全晶片 AMS 驗證迴歸可能需要 5000～10000 個並行模擬作業，使用雲端資源在數天內完成。領先團隊要求單個 FastSPICE 任務在 8 小時內完成一次全晶片瞬態。
• 鏈路眼圖模板：如 PCIe Gen5 傳送端眼圖開啟寬度 > 0.5 UI，眼高 > 50 mV，需在 IBIS‑AMI 或電晶體級模擬中達標。

（上述數值為工程慣例，具體晶片目標因協議、應用而異；來源：Cadence/Synopsys 公開白皮書及行業會議演講，2022‑2024）

5 技術路線

AMS 驗證的技術路線正從“分立工具鏈”向“統一資料基礎、AI 增強”演進，同時“鏈‑晶片‑核”分層思路本身也在與 chiplet 和 2.5D/3D 封裝深度結合。

傳統階段（～2015） 模擬與數字驗證完全獨立，模擬工程師用 SPICE 模擬後手工將時序資訊傳遞給數字 UVM 環境，全晶片數模混合驗證僅能在測試版上進行，風險極高。

當前主流（2016‑2023）

• 混合訊號協同模擬平台成熟，Cadence Virtuoso AMS Designer、Synopsys VCS AMS 等工具實現了數字和 FastSPICE 引擎的緊密耦合，RNM 建模方法成為橋樑。
• UVM‑MS 及 Accellera 標準化推動元件複用，多家 EDA 廠商提供可配置的混合訊號驗證 IP（如 ADC 檢查器、電源管理斷言）。
• 本土 EDA 供應商（華大九天、芯華章、概倫電子）相繼推出對標產品，在成熟節點（28 nm 及以上）開始部分取代國際工具。

近期與未來趨勢（2024‑）

• AI 驅動的智慧驗證：通過強化學習選擇模擬種子、自動調節 FastSPICE 容差、從歷史資料中學習迴歸過濾，預計能將驗證迭代次數縮減 30%‑50%（來源：Cadence Virtuoso Studio 釋出引述，2023）。
• chiplet 與 2.5D/3D 驗證：鏈驗證變得更加立體，需要同時考慮矽中介層、TSV 和混合鍵合對訊號的衰減，以及不同芯粒間工藝差異對模擬 IP 的影響。業界正在開發基於晶片‑封裝協同模擬的新流程。
• 雲端端驗證和 SaaS：EDA 廠商與 AWS、Azure 合作，提供按需爆發的並行模擬能力，使中小企業也能負擔全晶片 AMS 驗證。
• 開源與標準化：OpenROAD、open-source SPICE（ngspice）等專案在學術圈活躍，但成熟度不足以替代商業工具。行業更可能走向“商業工具+開放驗證架構”共存。
• 多物理場耦合：對於功率晶片和毫米波晶片，電磁‑熱‑應力耦合已非可選，模擬開始整合電磁（EM）求解器，使鏈驗證包含電磁干擾和熱效應。

中國路線方面，大基金持續注資，華大九天 2022 年上市後的研發投入增長超過 50%；政策明確將“類比電路 EDA 工具”列為攻關重點，意在 3~5 年內實現 14 nm 節點基本自主。

6 上游產業

AMS 驗證的上游主要圍繞三類主體：EDA 工具軟體、IP 核與供應商、以及支撐物理實現的晶圓廠模型與測試裝置。

• EDA 工具商（核心上游）
  • 國際三巨頭：Cadence（Spectre 平台，Virtuoso ADE，AMS Designer）；Synopsys（HSPICE、CustomSim、PrimeSim、VCS AMS）；Siemens EDA（Analog FastSPICE，Solido Variation Designer）。它們佔據全球 AMS 驗證工具市場 80% 以上的份額（來源：第三方行業估計，2023）。
  • 中國供應商：華大九天（Aether 平台，ALPS 模擬器）；芯華章（GalaxSim、Fusion Debug，側重數字驗證與混合訊號協同）；概倫電子（NanoSpice，面向儲存器及模擬 IP）。此外，國微思爾芯、廣立微等也在相關領域版面配置。
• IP 核與基礎模型
  • 提供模擬 IP 的公司（如 Synopsys IP、Cadence IP、Alphawave、Silicon Creations）為下游設計公司交付硬核，同時提供相應的驗證測試環境與 IBIS‑AMI、行為模型，使 AMS 驗證能快速啟動。
  • 晶圓廠（TSMC、Samsung、SMIC）通過 PDK 提供器件模型（BSIM、PSP）、寄生提取規則和蒙特卡洛失配檔案，其準確度直接影響驗證的置信度。
• 驗證服務與諮詢
  • Aldec、VeriFast、以及中國的芯華章、速石科技等，提供驗證外包、雲端模擬平台搭建和定製流程開發，緩解了中小設計公司人力與算力瓶頸。
• 測試測量裝置（間接上游）
  • Keysight、Tektronix、Rohde & Schwarz 等的高階示波器、VNA 和 BERT 用於矽後驗證時的訊號完整性測試，但屬硬體上游，與 EDA 工具構成資訊反饋閉環。

7 下游應用

AMS 驗證需求由下游高精度、高頻寬、低功耗晶片產品拉動，尤其在 AI 產業鏈中扮演“使能器”角色：

• AI 加速器與 GPU/NPU：輝達 H100/B200、AMD MI300、華為昇騰等大晶片內部整合大量高精度 PLL、溫度感測器、電源管理模組和高速 SerDes。HBM3/3E 介面需要在 8‑10 Gbps 以上速率確保眼圖滿足模板，FSD（全自駕駛）晶片的模擬感測器介面需要 ppb 級時鐘抖動，這些都需要“鏈‑晶片‑核”全棧驗證。
• 5G 與毫米波通訊：基帶晶片和射頻前端 SoC 將數字訊號處理與毫米波 PA、LNA 緊密整合，功耗、線性度和雜散發射驗證直接決定終端能否通過 FCC/3GPP 認證。
• 自動駕駛與感測器：雷射雷達（LiDAR）接收器的 TIA、ADC 以及超聲雷達訊號鏈需要複雜噪聲模擬；影像感測器和 ISP 的模擬讀出迴路要求在百萬畫素下達到極低暗電流噪聲。
• IoT 與邊緣計算：低功耗無線 MCU 常整合可配置電源域和多種感測器介面，要求驗證休眠功耗（亞μA級）和快速喚醒的瞬態響應，這對瞬態模擬精度要求極高。
• 醫療與工業電子：心電圖 AFE、精密 DAC 等要求 THD < −100 dB，且需符合 IEC 60601 安全標準相關的邊界驗證，以及老化、溫度迴圈等長期可靠性模擬。

在下游應用中，AI 是增長最快的單一驅動力：根據公開投資者報告，2023 年資料中心 GPU 出貨量超過 400 萬片，對應 SerDes 通道驗證需求增長 30% 以上（來源：輝達、AMD 財報幻燈片，2023）。

8 受益公司

隨著 AMS 驗證複雜度與需求同步提升，以下型別公司直接或間接受益：

國際 EDA 廠商

• Cadence：旗下 Virtuoso Studio、Spectre X、Xcelium 組合覆蓋從 IP 到系統級驗證，最近通過 AI 技術強化 Virtuoso ADE 的模擬效率。
• Synopsys：擁有 HSPICE、PrimeSim 和 VCS AMS，同時提供完整的模擬 IP 庫，在 AI 晶片公司的驗證流程中地位穩固。
• Siemens EDA：通過 Analog FastSPICE 和 Solido ML 在儲存、功率和射頻驗證細分市場保持優勢。

中國本土 EDA 與驗證服務商

• 華大九天：2022 年創業板上市，募集資金部分用於升級 ALPS 模擬器和開發數模混合驗證解決方案。其工具已在部分顯示驅動、電源管理晶片中應用。
• 芯華章：聚焦驗證全流程，推出 GalaxSim 和模組化驗證服務，與多家 AI 晶片創業公司合作試點。
• 概倫電子：NanoSpice 平台在儲存器設計和模擬 IP 領域具備使用者基礎，正向更全面的混合訊號驗證擴充套件。

晶片設計公司（間接收益）

• 輝達、AMD、高通、博通等大型設計公司因為 AMS 驗證能力提升而縮短流片週期、提高一次成功率，從而獲取先發市場優勢。
• 中國 AI 晶片企業（如寒武紀、海光、地平線）通過匯入國產驗證工具和雲端模擬資源，嘗試降低對進口 EDA 的依賴，但現階段仍主要混用國際與本土工具。

（以上僅為產業鏈分工的客觀描述，不構成任何投資或採購建議）

9 市場規模

AMS 驗證工具市場的規模通常作為 EDA 市場的一個子類進行估算：

• 全球 EDA 市場：據 ESD Alliance 統計，2023 年全球 EDA 營收約 170 億美元，年增率增長約 10%；其中模擬與混合訊號模擬/驗證工具（含 IP 和驗證服務）大致佔 10%‑12%，估算約 20 億美元（來源：行業諮詢機構估算，2023）。
• 全球 AMS 驗證細分：主要驅動力來自先進節點（≤7 nm）設計數增長、chiplet 整合、汽車和 AI 晶片。第三方預測認為該細分市場 2025 年可望達到 25 億美元（來源：同上，2023）。
• 中國市場：中國半導體行業協會等資料顯示，2023 年中國 EDA 市場規模約 93 億元人民幣（約 13 億美元），全球佔比不足 10%；其中模擬與混合訊號驗證工具國產化率更低，估計約 15% 左右，對應約 14 億元人民幣（來源：公開資料未見精確統計，繫結合多家券商報告的粗估）。隨著大基金和科創板的支援，本土 EDA 公司營收加速增長，華大九天 2023 年營收約 15.6 億元人民幣，但其中大部分來自數字後端和模擬平台，純 AMS 驗證部分佔比尚需公司揭露。

（以上數字均基於公開行業統計與券商研究報告，年份口徑已標註，口徑系 EDA 總市場中的模擬與驗證子集）

10 玩家對比

在 AMS 驗證領域，主要工具鏈對比如下（資訊來源：各公司官網、使用者大會演講及第三方評測，2022‑2024）：

Cadence

• 核心產品：Virtuoso ADE（模擬設計環境）+ Spectre X/AMS Designer + Xcelium
• 優勢：統一的定製設計與驗證平台，Spectre X 在 FastSPICE 精度/速度折衷上受大型模擬團隊認可，支援 RNM 與 UVM‑MS，AI 驅動的 Virtuoso Studio 增強生產力。
• 侷限：跨供應商協同模擬需複雜配置；許可證費用較高。

Synopsys

• 核心產品：HSPICE + CustomSim/PrimeSim + VCS AMS + VC SpyGlass
• 優勢：HSPICE 是模擬金標準，PrimeSim 統一了 SPICE/FastSPICE/混合訊號介面；與數字前端和驗證工具深度耦合，適合大型數字主導的 SoC 專案。
• 侷限：模擬定製設計環境不如 Cadence 成熟，需要搭配其他定製編輯器。

Siemens EDA

• 核心產品：Analog FastSPICE (AFS) + Solido Variation Designer
• 優勢：AFS 在超大電路和儲存器模擬速度上有口碑，Solido ML 對 PVT 與高 Sigma 良率分析非常強勁，射頻驗證工具（如 Eldo RF）也有一定份額。
• 侷限：在數字驗證協同和系統級鏈路驗證方面存在短板，需依賴第三方數字模擬器。

中國廠商

• 華大九天：ALPS 模擬器在平板顯示和電源管理領域積累了大量測試案例，但面向先進節點的混合訊號協同驗證和 SerDes 鏈路模擬能力尚在追趕。
• 芯華章：更偏重數字驗證全流程，其混合訊號方案主要通過與模擬模擬器（包括開源）的整合實現，目前已在部分客戶聯調。
• 概倫電子：NanoSpice 以 SPICE 精度和快速模擬見長，目標集中在儲存器和模擬 IP 市場，大規模 SoC 層級驗證的工具生態仍在擴充套件中。

從市場份額看，Cadence、Synopsys、Siemens EDA 合計佔據全球 AMS 模擬與驗證工具營收的 80% 以上；中國本土廠商在整體 AMS 驗證市場的佔比仍是個位數，但在政策與供應鏈安全訴求推動下，28 nm 以上成熟工藝的替代正在加速。

11 風險與爭議

技術風險

• 工藝節點縮小的不確定性：3 nm/2 nm 的奈米片電晶體 (GAA) 模型複雜度飆升，寄生效應、自熱效應和多物理場耦合使得模擬精度更難保證，驗證漏失可能導致晶片復位失敗甚至功能錯誤。
• 驗證週期與成本膨脹：“鏈‑晶片‑核”分層策略雖然提升了效率，但仍需大量並行資源。一顆先進 AI 晶片的單次全片 AMS 驗證可能消耗數百萬乃至上千萬 CPU 核時，成本達百萬美元級，壓縮中小設計公司的獲利空間。
• 模型精度偏差：晶圓廠 PDK 的蒙特卡洛失配引數若未及時校準，可能導致模擬與實際矽表現出現較大偏差，尤其在低電壓、高 sigma 場景。

供應鏈與地緣風險

• 美國出口管制：2022 年 8 月美國商務部工業安全域性（BIS）新規限制 GAA 工藝 EDA 工具出口到中國，使得中國設計企業拿到 3 nm 及部分先進 5 nm 工藝所需的模擬模擬工具可能受阻。雖可通過多國授權和本土替代緩解，但短期內技術代差風險猶存。
• EDA 工具斷供與版本降級：若國際廠商被迫中斷更新或服務，國內客戶將無法獲得最新版模擬器與 PDK 最佳化，有可能導致設計競爭力下降。

行業與標準爭議

• 工具互操作性：儘管 Accellera 推動 UVM‑MS 標準化，實際不同 EDA 工具間混合訊號介面定義、RNM 實現細節仍有差異，更換單一工具往往牽連整個驗證環境，帶來整合成本與風險。
• 開源替代的侷限性：開源 SPICE（如 ngspice）和 OpenROAD 生態在模擬模擬領域功能仍然薄弱，缺乏完整的 FastSPICE、混合訊號協同模擬和除錯環境，暫時難以承擔商業級 AMS 驗證。社群期望與現實之間存在較大落差。
• 智慧財產權與商業糾紛：模擬 IP 和驗證模型反向工程、專利侵權案例增多，法律法規和行業自律尚不完善，可能增加驗證流程中的合規成本。

上述風險並非意在製造悲觀預期，而是提醒產業參與者在制定驗證策略和供應鏈管理時需做多手準備。

12 誤讀糾偏

圍繞 AMS 驗證和“鏈‑晶片‑核”概念，市場上存在一些普遍誤解，需要澄清：

• “AMS 驗證就是 SPICE 跑一波”：SPICE 是基礎，但現代 AMS 驗證遠不止於電晶體級模擬，它還要整合行為模型、數模協同模擬、IBIS‑AMI 通道分析和 AI 驅動的迴歸管理等，形成一整套方法論。
• “鏈‑晶片‑核只是理論架構，沒人這麼用”：事實上，輝達、AMD 等頭部晶片公司的驗證流程已經明確劃分了 PHY 鏈路驗證、全晶片混合訊號整合和 IP 驗證團隊，並配置對應的工具棧和 checklists，雖然不一定公開命名為“鏈‑晶片‑核”，但本質一致。
• “有了 AI 就不需要模擬工程師”：AI 主要用於減少重複性驗證和最佳化引數選擇，但無法替代工程師定義驗證指標、搭建測試臺和判斷結果合理性。特別是在異常場景和安全邊界上，人工經驗仍佔主導。
• “中國 EDA 已能夠完全替代進口工具”：國產工具在成熟工藝和特定應用上取得長足進步，但在先進節點（5 nm 及以下）的 SPICE 引擎精度、大規模混合訊號協同模擬、高速 SerDes 鏈路模擬等方面仍然依賴國際廠商，完全替代尚需多年。
• “開源 SPICE 就能搞定 AMS 驗證”：開源 SPICE 在新演算法教學和學術研究中有價值，但缺少商業級別的 PDK 支援、電路規模拓展性和完整的混合訊號除錯/迴歸功能，遠未達到流片籤核要求的成熟度。

13 最新事件

（以下基於公開新聞報道與公司公告，截至 2024 年 10 月）

• 美國對華 EDA 管制升級（2022.08）：BIS 釋出新規，明確禁止向中國出口用於 GAA 電晶體的 EDA 工具。此舉使國內獲取 3 nm 及部分 5 nm 工藝的模擬模擬工具受到衝擊，加速了國產替代的政策決心和資本投入。
• 華大九天上市與研發加碼（2022 至今）：華大九天在創業板上市後，2023 年研發費用大幅增長，推出 ALPS 的新版本，並宣佈將建立完整的數模混合驗證平台，目標在 2025 年前支援 14 nm 及以下工藝。
• 芯華章與國產 GPU 企業合作（2023）：芯華章與多家國產 AI 晶片及 GPU 設計企業簽訂驗證服務協議，提供基於雲端平台的混合訊號驗證解決方案，並在部分專案中替代國際工具完成迴歸。
• Cadence 推出 Virtuoso Studio（2023.04）：新平台整合 AI 技術輔助模擬設定和結果分析，宣稱在典型模擬 IP 驗證中效率提升 3 倍，進一步鞏固其在模擬設計驗證的領先地位。
• Synopsys 釋出 PrimeSim 增強版（2024.03）：新增電磁‑電路聯合模擬功能，直指 RFIC 和高速 SerDes 的多物理場驗證需求，適配台積電、三星 2 nm 早期工藝包。
• 生成式 AI 輔助驗證探索（2024）：多家大型設計公司在 DAC 2024 上展示用大語言模型生成 AMS 驗證測試用例和斷言的論文或 Demo，雖然仍處於研究階段，但預示著新一輪自動化浪潮。

以上事件表明，AMS 驗證正處於技術升級和地緣競爭雙重驅動下的快速變革期。

14 追蹤指標

若要持續觀察 AMS 驗證行業動態，可關注以下量化與定性指標：

• EDA 公司季度營收：Cadence 的系統設計與驗證分部、Synopsys 的設計自動化分部、華大九天綜合營收，以及它們針對模擬/混合訊號的訂單揭露。
• 先進工藝節點流片量：台積電、三星每季度 5 nm/3 nm 投片量及 HPC 客戶數量，與 AMS 驗證工具需求高度正相關。
• 中國 EDA 國產化率：由賽迪顧問、中國半導體行業協會等釋出的資料，反映本土 AMS 驗證工具的滲透情況。
• 美國 BIS 法規動態：關注聯邦公報和 BIS 實體清單更新，特別是與 EDA、GAA 工藝相關條文。
• 學術界與標準化進展：DAC、ICCAD、ASSCC 等會議上 AMS 驗證相關論文數量，Accellera UVM‑MS 工作組的白皮書更新。
• 開源專案活躍度：OpenROAD、ngspice 的 commit 頻率和 star 數，可側面反映業界對替代方案的期待。
• AI 驗證工具落地：各 EDA 廠商 AI 增強產品釋出節奏及使用者採納案例，可觀察驗證效率提升的實際步調。

15 信源

撰寫本文過程中參考並建議進一步閱讀的資訊來源：

• Cadence 官網及 Virtuoso、Spectre 白皮書（2022‑2024）
• Synopsys 官網及 HSPICE、PrimeSim、VCS AMS 產品資料
• Siemens EDA 官網及 Analog FastSPICE、Solido 技術文件
• ESD Alliance 市場統計報告（季度釋出，2022‑2024）
• 中國半導體行業協會年度報告及賽迪顧問 EDA 市場研究（2023）
• 華大九天、芯華章、概倫電子招股書及年報（2023）
• IEEE Xplore 會議論文：DAC、ICCAD、CICC、ASSCC 中與混合訊號驗證相關的文獻
• SemiWiki、EE Times、AnandTech 等科技媒體相關報道
• 美國聯邦公報 BIS 出口管制條目（2022 年 8 月釋出，ECCN 3D991 及相關）
• 輝達、AMD、英特爾等公司的投資者會議幻燈片（2023‑2024）

（以上信源均可在公開渠道獲取，具體連結未逐條列出。）