HBM 價值佔比（HBM Revenue Share）

3 秒看懂

HBM 價值佔比是衡量高頻寬記憶體在 AI 算力產業鏈中”錢去了哪”的核心切面——它至少有三層含義：① HBM 營收佔整個 DRAM 市場的比重；② HBM 成本佔單顆 AI 加速器 BOM 的比重；③ 各 HBM 供應商之間的營收份額。一句話：在 AI 時代，儲存正從”配角”變成”錢袋子”，HBM 價值佔比的陡峭上升，是半導體產業鏈獲利再分配最劇烈的一條線索。

3 分鐘產業解釋

為什麼”一片 DRAM”突然比”一片邏輯晶片”更賺錢？

傳統認知中，DRAM 是大宗商品，毛利率隨週期劇烈波動，遠不如邏輯晶片”性感”。但 HBM（High Bandwidth Memory）正在改寫這一定律：

• 需求側：每張頂級 AI 訓練卡需要數百 GB 的 HBM（如 NVIDIA B200 配置 192GB HBM3E），算力晶片越強，對 HBM 的需求越大、規格越高。
• 供給側：HBM 採用 TSV（矽通孔）+ 多層堆疊（8Hi/12Hi）+ 先進封裝，製造難度遠超標準 DRAM，產能擴張遠慢於需求增速。
• 價格側：HBM 單 GB 售價是標準 DDR5 的數倍[供應鏈估算]，且因供不應求，溢價持續走闊。

結果：HBM 營收在 DRAM 總營收中的佔比從 2022 年的個位數百分比，快速攀升至 2024 年的兩位數佔比[行業報告綜合估算]，且增速仍在加快。

三層”價值佔比”

維度	含義	當前量級（估算）
DRAM 市場營收佔比	HBM 營收 ÷ DRAM 總營收	2024 年約 15-25%[行業估算]
AI 加速器 BOM 佔比	HBM 成本 ÷ 晶片模組總 BOM	高階卡約 30-50%[供應鏈估算]
供應商營收份額	各廠商 HBM 營收 ÷ HBM 總市場	SK 海力士領先，三星次之，美光追趕[行業估算]

⚠️ 以上均為行業分析師與供應鏈的估算區間，各機構口徑不同，具體數字需標註來源。

15 分鐘專家深入

一、HBM 在 DRAM 市場中的營收佔比變化

DRAM 市場總規模約 $80-90B（2024 年），其中 HBM 貢獻的營收正經歷指數級增長：

HBM 營收佔 DRAM 總營收比重（示意，基於多家行業報告綜合估算）

2022:  ████░░░░░░░░░░░░░░░░  ~3-5%
2023:  ██████████░░░░░░░░░░░  ~8-12%
2024E: ████████████████░░░░░  ~15-25%
2025E: ██████████████████░░░  ~20-30%+

驅動力：

1. 量價齊升：單卡 HBM 容量從 H100 的 80GB 升至 B200 的 192GB，單價 per GB 遠高於 DDR5。
2. 出貨結構遷移：AI 加速卡出貨量快速增長，每張卡都是 HBM 的”剛性消費者”。
3. 產能擠佔：HBM 需要用先進製程 DRAM die + 額外 TSV 工藝，擠佔標準 DRAM 產能。

二、HBM 在 AI 加速器 BOM 中的價值佔比

這是對投資者最直接的分析維度：一片 AI 晶片的錢，有多少流向了 HBM？

以高階 AI 訓練加速器為例（以下為供應鏈綜合估算，不同製程/良率/定價策略下波動較大）：

元件	估算 BOM 佔比
HBM	30-50%
邏輯 die（GPU/TPU）	20-35%
先進封裝（CoWoS 等）	10-20%
基板/被動元件/其他	10-15%

💡 關鍵洞察：在某些配置下，HBM 的 BOM 成本已經超過邏輯 die 本身。這意味著，AI 算力的”成本瓶頸”正在從計算轉向儲存與封裝。

三、HBM 供應商競爭格局與營收份額

全球 HBM 市場由三家 DRAM 巨頭主導：

廠商	競爭地位	HBM 產品線
SK 海力士	行業先驅，技術領先，份額最大	HBM2/2E/3/3E，率先量產 HBM3E
三星	快速追趕，產能優勢	HBM2E/3/3E，加大 HBM 投資
美光	相對後發，份額較小但增長	HBM2E/3E，聚焦 HBM3E 突破

營收份額估算（2024 年）：SK 海力士佔 HBM 市場約 50%+[行業估算]，三星約 30-40%[行業估算]，美光約 10-15%[行業估算]。注意：各機構口徑差異較大，且廠商未單獨揭露 HBM 營收拆分。

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技術原理

HBM 為何值錢？——從架構到成本拆解

1. 堆疊結構：用封裝密度換頻寬

         ┌──────────┐
         │  Die 8   │  ← 頂層 DRAM die
         ├──────────┤
         │  Die 7   │
         ├──────────┤
         │   ...    │
         ├──────────┤
         │  Die 1   │  ← 底層 DRAM die
         └────┬─────┘
              │ TSV（矽通孔）
         ┌────┴─────┐
         │ Base Die │  ← 基底（當前為 DRAM die，HBM4 可能改為邏輯 die）
         └────┬─────┘
              │ μbumps
         ┌────┴─────┐
         │Interposer│  ← 2.5D 矽中介層
         └──────────┘

• TSV（Through-Silicon Via）：垂直穿透矽 die 的銅通道，替代傳統 wire bonding，實現 die 間高速互聯。
• 堆疊層數：當前主流 8Hi（8 層 DRAM die），HBM3E 已有 12Hi 產品[供應鏈資訊]。
• 介面寬度：每個 HBM stack 擁有 1024-bit 寬介面，遠超 GDDR 的 32-bit。

2. 頻寬公式

單 stack 頻寬 = 介面位寬 × 資料速率

• HBM2E：1024-bit × ~3.6 Gbps/pin ≈ 460 GB/s per stack
• HBM3：1024-bit × ~6.4 Gbps/pin ≈ 819 GB/s per stack（JEDEC 標準值）；H100 實際採用的資料速率約為 4.36 Gbps/pin，單 stack 頻寬約 559 GB/s，6 stacks 總頻寬約 3.35 TB/s
• HBM3E：1024-bit × ~9.2+ Gbps/pin ≈ 1.15+ TB/s per stack [廠商公佈資料]

一張 H100 SXM 使用 6 stacks HBM3，總頻寬約 ~3.35 TB/s；B200 使用 8 stacks HBM3E，總頻寬進一步大幅提升。

3. 成本高的技術根源

成本因素	說明
先進製程 DRAM die	HBM 需使用效能 binning 最優的 DRAM die，良率要求高於標準 DRAM
TSV 工藝	需要額外的晶圓減薄、TSV 刻蝕/填充、die bonding 工序
多層堆疊良率	8Hi/12Hi 堆疊意味著 8/12 顆 die 的聯合良率，一顆不良即整 stack 報廢
測試成本	需要 KGD（Known Good Die）篩選，每個 die 都要在堆疊前單獨測試
先進封裝配套	HBM 必須與邏輯 die 共封裝於 CoWoS 等 2.5D 封裝中，CoWoS 產能本身也是瓶頸

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技術演進史

時間線（示意）
─────────────────────────────────────────────────────────────

2013-2014  HBM (1st Gen)
           • SK 海力士聯合 AMD 開發
           • 4Hi stack, 128 GB/s per stack
           • 首應用於 AMD Fiji GPU

2016-2017  HBM2
           • JEDEC 標準化
           • 最高 8Hi, 256-307 GB/s per stack
           • NVIDIA Tesla V100 採用（32GB HBM2）

2020       HBM2E
           • 速率提升至 ~3.6 Gbps/pin
           • ~460 GB/s per stack
           • NVIDIA A100 採用（80GB HBM2E）

2022-2023  HBM3
           • 速率躍升至 ~6.4 Gbps/pin
           • ~819 GB/s per stack
           • NVIDIA H100 採用（80GB HBM3, 6 stacks）
           • NVIDIA GH200 超級晶片方案

2024       HBM3E
           • 速率 ~9.2+ Gbps/pin
           • 1.15+ TB/s per stack
           • NVIDIA H200（141GB HBM3E）
           • NVIDIA B100/B200 採用
           • 12Hi 堆疊進入量產

2025-2026  HBM4（預期）
           • 架構重大變化：base die 可能改為邏輯 die
           • 寬介面（可能從 1024-bit 擴充套件）
           • 與邏輯 die 的 co-design 深度繫結
           • SK 海力士/三星/美光均在推進

趨勢總結：每一代 HBM 的頻寬提升約 50-100%，單價 per GB 持續走高，價值量加速膨脹。

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技術路線對比（量化表）

HBM vs. 其他儲存方案

引數	HBM3E (8Hi)	GDDR6X	DDR5	LPDDR5X
介面寬度（per device）	1024-bit	32-bit	64-bit (per channel)	16-bit (per channel)
頻寬（per device/stack）	~1.15 TB/s	~96 GB/s (per chip)	~51-76 GB/s (per channel)	~17 GB/s (per channel)
容量（典型配置）	24-36 GB per stack	2 GB per chip	16-32 GB per DIMM	8-16 GB per package
單 GB 成本（相對）	★★★★★ 最高	★★★	★★	★★
功耗效率（頻寬/W）	★★★★★ 最優	★★★	★★	★★★★
應用場景	AI/HPC 加速器	遊戲 GPU/中端 AI	伺服器/PC	行動端/輕薄裝置

主要 HBM 代際對比

引數	HBM2E	HBM3	HBM3E	HBM4（預期）
資料速率（per pin）	~3.6 Gbps	~6.4 Gbps	~9.2+ Gbps	待定
頻寬/stack	~460 GB/s	~819 GB/s	~1.15 TB/s	大幅提升[預期]
堆疊層數	8Hi	8Hi (12Hi 開發中)	8Hi/12Hi	更多層[預期]
典型單卡容量	80GB (A100)	80GB (H100)	141-192GB	待定
Base Die	DRAM	DRAM	DRAM	邏輯 die [預期]

⚠️ HBM4 規格尚未最終確定，以上基於行業公開預期。

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上下游

上游：HBM 產業鏈關鍵環節

                    ┌─────────────────┐
                    │  前道晶圓製造     │  DRAM die 製造（先進製程）
                    │  SK海力士/三星/美光│
                    └────────┬────────┘
                             │
                    ┌────────▼────────┐
                    │  TSV 工藝        │  TSV 刻蝕、填充、RDL
                    │  + KGD 測試      │
                    └────────┬────────┘
                             │
                    ┌────────▼────────┐
                    │  多層堆疊         │  Die bonding, μbump
                    │  (8Hi/12Hi)      │
                    └────────┬────────┘
                             │
                    ┌────────▼────────┐
                    │  封裝基板         │  高密度有機基板
                    │  (Ibiden/Shinko) │
                    └────────┬────────┘
                             │
                    ┌────────▼────────┐
                    │  2.5D 共封裝      │  CoWoS（TSMC）
                    │  HBM + Logic Die │  I-Cube（三星）等
                    └────────┬────────┘
                             │
                    ┌────────▼────────┐
                    │  最終系統整合      │  NVIDIA/AMD/Google 等
                    └─────────────────┘

關鍵上游供應商

環節	代表公司
HBM DRAM die	SK 海力士、三星、美光
TSV 裝置	DISCO（減薄）、TEL（刻蝕）、Besi（bonding）
封裝基板	Ibiden、Shinko Electric、三星電機
2.5D 封裝	台積電（CoWoS）、三星（I-Cube）、日月光
矽中介層/有機中介層	台積電、聯電（部分）
測試裝置	Advantest、Teradyne

下游：HBM 的終端消費者

終端應用	HBM 使用方式
NVIDIA GPU	H100/H200/B100/B200/GB200 等，每卡 6-8 stacks
AMD GPU	MI300X（8 stacks HBM3）、MI300A
Google TPU	TPU v5e/v5p 等使用 HBM
其他 ASIC	各雲端廠商自研訓練/推論晶片
HPC/超級計算機	前沿超算加速模組

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關鍵指標

追蹤 HBM 價值佔比，需要監控以下核心指標：

指標	說明	資料來源
HBM 營收（絕對值）	各廠商 DRAM 營收中 HBM 部分	廠商財報（通常不單獨拆分）、分析師估算
HBM 佔 DRAM 營收比	HBM 營收 ÷ DRAM 總營收	行業報告、券商估算
HBM ASP per GB	HBM 單 GB 平均售價	供應鏈追蹤、行業報告
HBM 出貨量（GB）	HBM 總出貨容量	行業報告
HBM ASP vs DDR5 Premium	HBM 單價是 DDR5 的多少倍	價格追蹤
CoWoS 產能（wafer/月）	2.5D 封裝產能直接約束 HBM 出貨	台積電產能資料、分析師追蹤
HBM 良率	TSV 堆疊良率	廠商不揭露，靠供應鏈推斷
HBM 供應商份額	各廠商營收/出貨佔比	行業報告
AI 加速卡出貨量	下游需求的領先指標	NVIDIA/AMD 財報、行業追蹤
單卡 HBM 容量趨勢	新一代卡的 HBM 配置	產品釋出、規格書

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供需與市場資料

市場規模估算

年份	HBM 市場規模（估算）	佔 DRAM 市場比例（估算）	增速（估算）
2022	~$3-5B	~3-5%	-
2023	~$8-12B	~8-12%	~100%+
2024E	~$16-25B	~15-25%	~80-100%
2025E	~$25-35B+	~20-30%+	~50-80%

⚠️ 資料說明：以上為多家行業研究機構（TrendForce、Yole、各券商研究報告）的綜合估算區間，各機構定義口徑（是否含封裝、是否含測試）和假設不同，具體數字務必標註來源口徑。DRAM 總市場波動也會影響比例計算。

供給側約束

1. HBM 產能受限於先進 DRAM die：HBM 需使用製程領先的 DRAM 晶圓（如 1α/1β nm 級別），產能從標準 DRAM 調撥存在機會成本。
2. TSV 與堆疊產能：需要專門的 TSV 產線和 KGD 測試能力，擴產週期較長（12-18 個月）。
3. CoWoS 封裝瓶頸：台積電 CoWoS 產能長期供不應求，是制約 HBM 出貨的關鍵瓶頸之一。台積電持續擴產 CoWoS 產能，但需求增速仍超供給。
4. HBM4 邏輯 base die 產能：未來 HBM4 若採用邏輯 base die，可能需要額外的先進邏輯製程產能（如 12nm/7nm），進一步複雜化供應鏈。

需求側驅動

• AI 訓練：大型模型引數量持續增長（萬億引數級），訓練所需 HBM 容量和頻寬持續飆升。
• AI 推論：推論部署量級遠超訓練，每張推論卡同樣需要 HBM。
• HPC：科學計算、氣候模擬等傳統 HPC 也逐步採用 HBM 方案。
• 滲透率提升：從中高階 AI 卡向更多產品線滲透，長期可能進入更多下游應用。

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代表公司與資本對映

HBM 核心產業鏈公司

環節	公司	與 HBM 的關聯	關注要點
HBM 製造	SK 海力士（000660.KS）	HBM 市場份額領先，技術最成熟	HBM 佔其 DRAM 營收比、HBM3E 量產進度
HBM 製造	三星電子（005930.KS）	快速追趕，產能規模大	HBM3E/HBM4 進展、良率改善
HBM 製造	美光（MU）	份額較小但增長中	HBM3E 放量節奏、資料中心營收結構
2.5D 封裝	台積電（TSM/2330.TW）	CoWoS 是 HBM 與邏輯 die 共封裝的核心	CoWoS 擴產計劃、產能利用率
HBM 封裝基板	Ibiden（4062.T）	高密度封裝基板關鍵供應商	AI 相關基板營收增長
HBM 封裝基板	信越化學（Shinko, 6967.T）	IC 基板、封裝基板	訂單能見度
裝置	DISCO（6146.T）	晶圓減薄裝置（TSV 工藝關鍵）	AI 相關裝置訂單
裝置	Advantest（6857.T）/Teradyne（TER）	HBM 測試裝置	測試需求隨 HBM 出貨增長
HBM 下游	NVIDIA（NVDA）	最大 HBM 採購方	GPU 出貨量、HBM 配置升級
HBM 下游	AMD（AMD）	MI300 系列使用 HBM	MI300/MI400 出貨進展

資本對映邏輯

HBM 價值佔比上升
    │
    ├──→ HBM 製造商（SK海力士/三星/美光）營收 & 獲利彈性最大
    │
    ├──→ CoWoS 封裝（台積電）產能溢價
    │
    ├──→ TSV/封裝裝置（DISCO/Besi/TEL）訂單增長
    │
    ├──→ 封裝基板（Ibiden/Shinko）高階產品需求
    │
    └──→ 下游 AI 晶片公司（NVIDIA/AMD）的 BOM 成本結構變化
         → 長期可能推動自研儲存方案或差異化封裝路線

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投資邏輯

看多 HBM 價值佔比持續提升的核心論據

1. AI 算力需求仍在指數增長：模型規模、訓練資料量、推論部署量都在快速增長，直接拉動 HBM 需求。
2. 單卡 HBM 用量持續增加：每代 AI 加速器的 HBM 容量配置大幅躍升（A100 80GB → H100 80GB → H200 141GB → B200 192GB），ASP per GB 也在上升。
3. 供給端約束維持價格韌性：HBM 擴產受限於先進 DRAM die、TSV 產能和 CoWoS 封裝，短期供給增速低於需求增速。
4. 技術代際升級抬升單價：HBM4 引入邏輯 base die，可能進一步拉高單價和價值量。
5. 獲利率遠高於標準 DRAM：HBM 的技術壁壘和供不應求狀態使其 ASP premium 極高，對製造商獲利貢獻遠超其出貨量佔比。

主要風險與不確定性

1. 週期性回落風險：若 AI 資本支出週期放緩，HBM 需求可能出現階段性修正。
2. 供給端放量衝擊：三大廠商同時大幅擴產 HBM，可能導致中期供需逆轉。
3. 替代方案出現：若未來架構變化（如近存計算、CXL 互聯、片上 SRAM 方案等）部分替代 HBM 的功能。
4. 客戶集中度風險：HBM 需求高度依賴 NVIDIA 等少數大客戶，客戶自研或換供應商的風險。
5. 地緣政治：先進儲存和封裝技術涉及地緣政治敏感性，出口管制可能影響全球供應鏈。

關鍵追蹤節點

• 各 DRAM 廠商季度財報中 DRAM 營收結構（是否揭露 HBM 拆分）
• 台積電 CoWoS 產能規劃與利用率
• NVIDIA/AMD 新一代產品釋出時的 HBM 配置
• HBM 價格走勢（ASP per GB）
• HBM4 技術路線確認與量產時間表

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常見誤讀糾偏

❌ 誤讀一：“HBM 就是高階 DRAM，只是貴一點的記憶體條”

糾偏：HBM 的價值不僅在於 DRAM die 本身，更在於 TSV 堆疊 + 先進封裝的系統級方案。一顆 HBM stack 是 8-12 層 DRAM die 通過數千個矽通孔垂直互聯的 3D 微系統，再加上與邏輯 die 的 2.5D 共封裝。它更接近於一個”封裝級晶片”而非”記憶體條”。HBM 的成本結構中，TSV 工藝、KGD 測試、CoWoS 封裝等”後道”環節佔據相當比例，這也是 HBM 價值佔比分析中不可忽略的部分——獲利不僅流向 DRAM 廠商，也流向封裝/裝置環節。

❌ 誤讀二：“HBM 價值佔比只會漲不會跌”

糾偏：HBM 價值佔比的長期趨勢取決於多個動態因素：

• AI 算力支出增速 vs HBM 供給增速：如果 HBM 產能大幅擴張快於需求，ASP 可能回落。
• 架構演進：如果未來 AI 晶片架構更強調片上 SRAM 或新型儲存，HBM 的佔比可能趨於穩定。
• 技術替代：CXL 互聯的儲存池化、近存計算（Near-Memory Computing）等方案可能分流部分需求。
• 歷史上，DRAM 是強週期行業，HBM 雖然有技術壁壘，但也難以完全免疫週期性波動。

❌ 誤讀三：“HBM 成本高是因為 DRAM die 貴”

糾偏：HBM 的單 GB 成本遠高於標準 DRAM，但這並非僅僅因為 DRAM die 本身更貴。實際上，HBM 使用的 DRAM die 可能與標準 DDR5 使用相同製程節點的 die，額外成本主要來自：

1. 良率篩選：只有 top bin 的 die 才被選入 HBM（KGD 要求），意味著更低的有效良率。
2. TSV 工藝：額外的減薄、刻蝕、填充、RDL 工序。
3. 多層堆疊：8-12 層 die 堆疊的 bonding 工藝和聯合良率。
4. 測試成本：每個 die 需獨立測試合格後才能堆疊。
5. 封裝成本：HBM 必須通過 CoWoS 等先進封裝與邏輯 die 共封裝。

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學習路徑

入門級

1. 理解 DRAM 基礎：先了解標準 DRAM（DDR4/DDR5）的基本工作原理和市場格局。
2. 瞭解 AI 晶片的儲存需求：為什麼 GPU 訓練大型模型需要巨大的儲存頻寬？理解”計算-儲存牆”問題。
3. HBM 概念入門：閱讀 JEDEC 關於 HBM 的標準簡介，理解 HBM 的基本架構。

進階級

4. 學習 2.5D/3D 封裝：瞭解 CoWoS、InFO、EMIB 等先進封裝技術，理解 HBM 如何與邏輯 die 共封裝。
5. 供應鏈分析：追蹤 DRAM 廠商財報、台積電 CoWoS 產能資料、裝置廠商訂單。
6. 成本結構拆解：分析 HBM stack 的 BOM 構成，理解 TSV、KGD、封裝的成本權重。

專家級

7. HBM4 技術路線研究：關注邏輯 base die 架構變化對供應鏈的重塑影響。
8. 供需建模：建立 HBM 供需平衡表，追蹤季度供需變化。
9. 產業鏈獲利分配分析：量化分析 HBM 價值量在各環節（DRAM 製造、TSV、封裝、基板、裝置）的分配。

推薦資訊源

• 行業報告：TrendForce/集邦諮詢（儲存市場資料）、Yole Intelligence（封裝技術）、各頭部券商半導體研究報告
• 廠商技術文件：SK 海力士/三星/美光官方 HBM 產品頁面、JEDEC HBM 標準文件
• 供應鏈追蹤：台積電季度法說會（CoWoS 產能揭露）、裝置廠商訂單資料
• 學術/行業會議：IEDM、ISSCC、Hot Chips（AI 晶片架構演進前沿）

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一句話總結

HBM 價值佔比是 AI 產業鏈獲利再分配的核心觀測指標——它衡量的是：當 AI 算力爆發時，錢究竟流向了計算（邏輯 die）還是儲存與封裝（HBM + CoWoS），而當前的趨勢是，儲存與封裝正在分走越來越大的蛋糕。

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延伸閱讀與來源

1. JEDEC HBM 標準：JESD235 系列（HBM）、JESD235A（HBM2）、JESD235B（HBM2E）、JESD238A（HBM3）—— 官方技術規格基準。
2. TrendForce/集邦諮詢：DRAM 市場季度追蹤報告，包含 HBM 出貨量和市場估算。
3. Yole Intelligence：《Status of the Memory Industry》《Advanced Packaging Market Monitor》—— 封裝與儲存市場分析。
4. 台積電季度法說會資料：CoWoS 產能規劃、先進封裝營收趨勢。
5. SK 海力士/三星/美光投資者關係頁面：季度財報、HBM 技術路線更新。
6. 各頭部券商半導體行業深度報告：華泰/中信/摩根士丹利/高盛等關於 HBM 產業鏈的專題報告（需自行甄別口徑和假設）。

⚠️ 免責宣告：本頁中的具體市場資料和比例均為行業綜合估算，來源口徑不一致時數字可能差異較大。投資決策請以廠商官方揭露、權威行業報告和專業投資顧問建議為準。本文不構成投資建議。