白區

3秒看懂

白區（White Space） 在半導體物理設計中指晶片版圖內部未被有源電路、標準單元或宏模組佔用的空白區域。這些空間並非真正“空閒”，而是承載佈線通道、金屬密度填充、去耦電容、備用單元等關鍵結構，直接決定先進工藝下的製造良率、訊號完整性與功耗分佈。在AI晶片（GPU、ASIC、NPU）面積越來越大、功耗越來越高的趨勢下，白區的精細化管控已是後端設計核心戰場，1%的良率差異對應數千萬美元級經濟價值。

3分鐘產業解釋

當一顆AI訓練晶片包含數百億電晶體，EDA工具將其版面配置到矽片上時，會自然產生大量間隙——即白區。這些間隙若不做處理，會導致化學機械拋光（CMP）後區域性金屬密度不均，引起厚度偏差甚至斷路；刻蝕負載效應也會使密集區和稀疏區的線條寬窄不同，毀掉整個晶圓。

產業界的解法是“填充”：用與功能無關的金屬圖形、多晶矽區域、去耦電容單元或備用邏輯閘填進白區，使版圖密度在全域性與區域性都滿足代工廠的設計規則。隨著製程進入FinFET和Gate-All-Around（GAA）節點，白區不僅關乎成品率，還引入應力、漏電、寄生耦合等次生問題。因此，白區管理已從簡單的平面密度補齊，演變為多物理場協同最佳化。對於AI晶片這類追求極限能效的巨型Die，白區中“塞什麼”直接關聯時鐘偏移、IR壓降和區域性熱點，其經濟價值不亞於前端架構創新。

以輝達H100為例（公開資料，2024年），其814mm²的Die面積若白區佔比20%，即有超過160mm²需要精細填充管理，相當於一顆完整手機SoC的面積。這一規模使白區填充策略成為良率方程中的核心變數。

技術原理

白區的本質是在一個連續的二維平面（以及三維堆疊的各層）上，滿足版圖密度函式 \rho(x,y) 的一組約束集。代工廠給出的規則集可抽象為：

• 全域性密度範圍：\rho_{min} \le \bar{\rho} \le \rho_{max}
• 區域性密度視窗約束：對每個檢查視窗 w，\rho_{w} \in [L_w, U_w]
• 密度梯度限制：|\nabla \rho| \le G_{max}
• 填充單元與功能圖形的間距規則：填充不得侵犯有源區、柵極或通孔的禁區

在先進節點物理設計中，白區的形成受多重約束：標準單元行高度固定，留下行尾空白；硬宏塊（如SRAM、PHY）有不可侵入的邊界，產生塊間空隙；佈線通道擁塞迫使某些區域必須留空以增加布線資源；時序路徑上插入的緩衝器、中繼器會造成區域性單元密度波動。這些間隙的總體佔比通常可達晶片面積的15%~35%（比例隨架構、節點不同差異顯著，無固定數值可呈死），是版面配置合法化與佈線之後必須填補的“負空間”。

在物理實現中，填充生成演算法會先將版圖劃分成網格（典型精度為10μm×10μm至50μm×50μm），計算每個Tile的密度缺額，然後呼叫填充單元庫（由代工廠提供或經認證的規則檔案）進行迭代插入。填充單元有多種形態：完全浮空的金屬塊、連線到電源/地網路的解耦電容器、帶禁止區的Spare Cell等。

以橫截面示意（用程式碼塊包裝）：

+---------------------------------------------------+
|   METAL 5        | 填充金屬  |  METAL5 訊號線      |
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|   Via4           | (空洞)   |  Via4               |
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|   METAL 4        | 填充塊   |  METAL4 訊號線      |
+---------------------------------------------------+
|   Via3   |   去耦電容填充    |  Via3               |
+---------------------------------------------------+
|   METAL 3 訊號 | 填充塊 | METAL3 訊號             |
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…… 矽襯底上方各金屬層

關鍵機制：填充單元插入後，工具需重新提取寄生引數，更新時序與噪聲分析；若某個關鍵路徑延遲惡化超出裕量，則需回退部分填充或採用更大尺寸的填充圖形以減少邊緣電容。這一迭代直至所有密度規則通過且時序收斂。在7nm以下節點，單次填充迭代可能涉及超過百萬個填充單元，計算複雜度呈超線性增長。

關鍵引數

白區管理的核心可量化指標包括：

• 全域性金屬密度：通常要求在20%~80%區間（具體數值由代工廠PDK規定，不同金屬層有差異），是晶圓檢測的基本項，不達標直接退貨。
• 區域性密度視窗梯度：在100μm×100μm滑動視窗內，相鄰視窗密度差通常要求<10%，過高的梯度引起的良率損失往往在工藝視窗內未明示，需通過矽資料校準。
• 填充引入的額外延時增量：關鍵路徑上因填充金屬導致的延遲增加百分比，一般控制在時序裕量的3%~5%以內（具體閾值來自設計規則，不同節點有差異）。
• 去耦電容新增密度：單位面積增加的電源對地電容量，典型目標為10~50nF/mm²（取決於開關活動因子和電源網路設計），影響動態壓降抑制效果。
• 白區覆蓋率：填充單元面積佔原有白區面積的比率，通常目標為60%~85%；太高可能造成過約束或佈線資源不足，太低則無法滿足密度規則。
• 填充單元數量：單顆大型AI晶片的填充單元可達數百萬至千萬級別，直接影響GDS檔案大小和掩模資料處理時間。

這些引數之間存在明顯的折中關係。例如，提高去耦電容填充密度可改善動態IR壓降，但會增加柵漏電流和靜態功耗；提高填充覆蓋率可滿足密度規則，但可能惡化關鍵路徑時序。因此，現代白區管理本質上是多目標最佳化問題。

技術路線對比

白區填充策略已從單一密度補償演化為多策略協同體系。下表給出各技術路線的定性對比，所有結論基於一般設計經驗，非特定代工廠規格：

填充策略	典型單元	密度貢獻	電氣副作用	適用場景	實現複雜度
純金屬填充	懸浮金屬塊、條狀金屬塊	高	增加寄生電容、天線效應風險	非關鍵佈線層、全域性密度補償	低
接電源/地填充	內連到VDD或VSS的金屬電容	較高	降低電源阻抗、有利IR降，但增加漏電	電源網路附近、動態電流大的區域	中
去耦電容單元	由電晶體構成的去耦電容Cell	中（含多晶、擴散層）	大幅降低高頻噪聲，但柵漏電和寄生增加	高效能運算晶片、AI加速核	高
備用邏輯填充	時鐘緩衝器、備用與非門等	低（僅佔單元面積）	方便後期ECO，但不貢獻金屬密度，需額外填充金屬	設計週期後期、未知功能需求	高
應力感知填充	帶應力模型的特殊填充圖形	中	可調控溝道應力，改善FinFET遷移率	先進FinFET/GAA節點的關鍵路徑	極高
白區保留	特意留空以便佈線或散熱	無	零寄生，但可能違反密度規則，需周邊補償	關鍵時鐘、高速序列線、熱區	特殊

實際產品往往是混合策略。以2023-2024年公開的AI晶片設計實踐為例，輝達在GPU中大量使用去耦電容填充以壓制GH100級別核心的動態壓降；AMD在MI300系列中探索chiplet間中介層的應力感知填充；Google TPU團隊則利用備用邏輯填充支援後期功能ECO（以上資訊來自公開技術會議演講，具體引數未揭露）。

技術演進史

白區管理的發展史本質上是一部半導體工藝複雜度與EDA工具能力的協同進化史：

• 0.5μm以上時代（1990年代前期）：白區管理仍粗放，主要靠設計人員手工預留；CMP工藝未普及，金屬密度要求不嚴，間隙處僅用N阱或浮空多晶矽/金屬圖形填充，良率損失機制認識有限。

• 0.18μm~90nm（1999-2005）：CMP成為標準，代工廠開始釋出密度規則，要求金屬、多晶密度不低於某閾值。第一代自動填充工具出現，採用均勻布撒填充圖形，不考慮電氣影響。這一時期白區被視為純製造問題，與設計效能脫鉤。

• 65nm~28nm（2006-2012）：區域性密度梯度及光學效應凸顯。EDA推出密度感知版面配置，填充過程開始整合靜態時序分析，避免在關鍵路徑插入大塊浮空金屬；同時，去耦電容填充成為熱門，以對抗電壓降。白區管理從“填滿即可”進化為“選擇性填充”。

• 16/14nm FinFET（2013-2017）：FinFET對區域性應力異常敏感，填充引入的應力偏移可能導致遷移率變化高達10%~15%（基於學術文獻模擬值，具體商業工藝資料未公開）。填充單元庫和規則庫急劇膨脹，包含應力感知模型；白區填充開始與應力工程交叉。

• 7nm及以下（2018至今）：極紫外（EUV）光刻的引入並未完全消除密度約束，反而由於隨機缺陷和粗糙度要求，區域性密度均勻性變得更加苛刻。同時，多圖案拆解、自對準多重圖形（SAMP）對空隙產生新的填充組要求。白區的概念向三維擴充套件——在CoWoS等高階封裝基板與中介層上，矽通孔（TSV）區域、黑區/白區分佈需要跨尺度協同最佳化。GAA器件（如三星3nm GAE節點，2022年量產）引入後，填充圖形對奈米片溝道應力的影響成為新的研究前沿。

值得注意的是，每一代工藝節點的白區規則複雜度呈指數級增長：28nm節點的密度規則檔案約數百頁，到5nm節點已膨脹至數千頁（基於代工廠PDK規模推斷，具體頁數不公開）。

上游產業鏈

白區管理的上游由三大支柱構成：EDA工具、代工廠工藝認證、IP庫提供商。

EDA工具供應商構成核心上游。Cadence Design Systems（鏗騰電子，納斯達克：CDNS）的Innovus實現平台、Voltus電源籤核、Pegasus DFM工具鏈均深度整合白區管理功能，其Smart Fill引擎支援多目標最佳化。Synopsys（新思科技，納斯達克：SNPS）的IC Compiler II、PrimePower、StarRC覆蓋從版面配置到寄生提取的白區閉環，Fusion Compiler進一步將密度最佳化前移到綜合階段。Siemens EDA（原Mentor Graphics）的Calibre DFM與PVR提供規則檢查與密度分析，是代工廠籤核黃金標準之一。三家合計佔全球物理實現與籤核EDA市場約85%以上份額（公開資料未見精確拆分資料，此處為行業共識區間估計，2024年）。Cadence 2023財年總營收40.9億美元，Synopsys 2023財年總營收58.4億美元，物理實現與籤核工具約佔其數字設計業務的40%~50%。

代工廠（台積電、三星、英特爾等）提供工藝設計套件（PDK），內含精確的密度檢查規則、填充單元庫與DFM推薦設定。台積電作為先進製程規則的定義者，其技術論壇（如2024年北美技術研討會）會發布密度準則更新，間接影響EDA工具走向。代工廠的密度規則認證構成白區管理的准入門檻——任何填充策略必須在指定代工廠的矽資料上驗證通過。三星在GAA節點（3nm GAE）的密度規則與FinFET節點有本質差異，填充單元庫需要重新設計。

IP提供商（如ARM、Synopsys IP部門、Cadence IP部門）推出經預先最佳化密度的硬宏和標準單元庫，其內部白區分佈已針對特定節點最佳化。使用不合格的第三方IP可能導致區域性密度違規，進而拖累整個晶片的填充收斂。

下游應用

白區管理的下游覆蓋晶片設計、製造、封裝測試全鏈條。

晶片設計公司是最直接的下游使用者。輝達（納斯達克：NVDA，2024財年營收609億美元）在其GPU物理實現流程中必須執行白區填充，其H100/B100系列通過定製填充策略提升良率（具體良率資料未公開）。AMD（納斯達克：AMD，2023年營收227億美元）在MI300系列AI加速器中探索chiplet架構下的跨Die白區協同。Google TPU團隊（屬於Alphabet，納斯達克：GOOGL）在其自研AI晶片中使用去耦電容密集填充策略以壓制大規模矩陣運算的動態電流尖峰。國內AI晶片廠商（如寒武紀、海光資訊、燧原科技）同樣需要在物理設計階段投入大量資源進行白區最佳化，但由於先進節點代工受限，其白區管理實踐主要集中在成熟節點。

光掩模廠與晶圓代工廠在實際製造中應用填充圖形。掩模資料處理（MDP）階段需將填充單元展開為最終圖形，過大的GDS檔案（含千萬級填充單元）會顯著延長處理時間和增加資料準備成本。封裝與測試階段，中介層和基板的白區填充（如CoWoS矽中介層上的TSV區域密度管理）關聯到翹曲控制和可靠性測試。台積電CoWoS產能（2024年預計月產約3.5萬片晶圓，來源：台積電2024Q1法說會）的良率部分受中介層白區管理效率影響。

先進封裝領域，3D IC的白區管理已延伸到晶片堆疊的垂直維度。混合鍵合（Hybrid Bonding）介面上的密度均勻性直接影響鍵合良率，這要求前後端設計團隊與封裝團隊深度協同。

市場規模

由於白區管理深度嵌入EDA籤核流程和代工廠服務，其獨立市場規模未公開揭露，研究者需從上下游市場推斷需求規模。

直接關聯市場：全球EDA市場2023年規模約145億美元（來源：SEMI 2024年1月資料），預計2024-2027年CAGR約9%~12%。物理實現與籤核工具佔EDA總市場約25%30%，即約3644億美元（2023年估算值），白區填充與密度管理功能屬於這一細分領域的核心元件，其獨立價值難以拆分。若考慮白區相關功能佔物理實現工具價值的15%20%，則對應直接市場規模約59億美元（2023年，研究者估計值，非第三方審計資料）。

間接拉動市場：白區最佳化對良率的影響產生巨大的經濟槓桿效應。以AI GPU為例，一片5nm 300mm晶圓成本約1.52萬美元（來源：TechInsights 2023年估算），若良率從85%提升至90%，每片晶圓增加約5顆好Die，按H100級別單價（約2.53萬美元/顆，2024年渠道均價）計算，每片晶圓增量價值超過12萬美元。全球AI晶片年出貨量數百萬顆規模，良率提升1個百分點對應數億美元級產業價值。

先進封裝白區市場：2.5D/3D封裝中介層設計服務市場2023年約8~12億美元（公開資料未見精確統計，為行業共識區間），CoWoS等中介層的白區填充工具與服務是其中組成部分，預計隨3D IC滲透率提升而快速增長。台積電CoWoS產能從2023年的約1.8萬片/月擴至2024年的約3.5萬片/月，對應中介層設計服務需求翻倍。

玩家對比

白區管理工具市場的競爭格局高度集中，呈現“三強主導、新勢力突圍”態勢。

Cadence vs Synopsys雙寡頭：兩家公司合計佔物理實現EDA市場約80%以上（2023年行業共識估計）。Cadence的優勢在於Pegasus DFM與Innovus的緊耦合，白區填充與籤核一體；Synopsys的Fusion Compiler將密度最佳化前移至RTL綜合階段，白區管理更加前瞻。兩家的產品能力在先進節點（5nm及以下）差距已縮小至客戶偏好層面，真正的差異化在於與代工廠PDK的認證深度——台積電N3/N2節點的早期合作方獲得先發優勢（具體合作細節不公開）。

Siemens EDA守城：Calibre仍是籤核標準，尤其在密度檢查（DRC中的密度規則）和填充規則驗證領域市場佔有率領先，但其版面配置佈線引擎在先進節點份額低於Cadence和Synopsys。

本土突圍者：華大九天（深交所：301269，2023年營收約10.1億元人民幣，約1.4億美元）的物理實現工具已支援28nm/14nm節點，白區填充功能在成熟節點形成能力。概倫電子（深交所：688206，2023年營收約3.5億元人民幣）側重SPICE模擬與DFM分析，其白區相關能力體現在寄生提取與可靠性分析環節。廣立微（深交所：300721）在良率分析軟體領域與白區管理間接相關。國內廠商整體與國際龍頭在先進節點（7nm及以下）白區工具鏈上存在代際差距，但在成熟節點（28nm及以上）已形成替代能力，受益於供應鏈自主化趨勢。

代工廠自有工具：台積電、三星內部均開發了專用的密度最佳化與填充驗證工具，作為PDK的一部分提供給客戶，但不對外商業化。這類內部工具通常與特定工藝節點深度繫結，構成代工廠的隱性技術壁壘。

風險提示

白區管理面臨多維風險，需投資者與從業者審慎評估：

技術風險：過度填充帶來的可靠性隱患常在晶片量產後期才暴露。例如，填充金屬在高溫工作條件下的電遷移可能引發場失效；去耦電容填充的柵氧化層缺陷（TDDB）在晶片生命週期後期導致漏電升高。這些後驗風險需要長時間的矽資料積累才能量化。

代工繫結風險：白區最佳化深度嵌入代工廠PDK，若代工授權受限（如地緣政治因素導致先進節點斷供），EDA工具的適用性將大幅打折。國內AI晶片設計公司在7nm及以下節點的白區實踐可能因代工不可得而停滯。

工具成熟度風險：GAA節點（三星3nm GAE、台積電2nm規劃）的白區規則體系尚未完全固化，EDA工具對應功能仍處於迭代期。早期採用者面臨工具Bug導致填充策略失當的風險——2018年某7nm早期流片中曾出現填充單元誤侵入關鍵時鐘區域導致頻率下降15%的事件（基於行業傳聞，具體公司及日期未核實）。

成本膨脹風險：先進節點的白區分析計算量呈超線性增長。一顆5nm 400mm²晶片的密度檢查與填充最佳化可能需要數千CPU核時，雲端運算成本可達數十萬美元/次（基於EDA雲端服務定價估算），中小型晶片設計公司面臨成本壓力。

工藝變異風險：同一節點的不同晶圓廠（如台積電N5 vs 三星5nm）密度規則不可互搬，導致白區策略缺乏可移植性。晶片公司切換代工廠時需重新進行完整的填充收斂，增加設計週期和成本。

誤讀糾偏

以下為行業常見認知偏差及澄清：

• 誤讀1：“白區越少越好，意味著空間利用率高。” 糾偏：在沒滿足工藝密度要求時，大片空白必然降低良率，必須填充。單方面壓縮白區將導致佈線擁塞、時序反撲和IR壓降惡化。科學的白區是在密度合規前提下保留充分佈線資源與散熱通道。以2023年某AI晶片案例為例（公開技術會議提及），過度壓縮白區導致關鍵路徑擁塞，時序收斂週期延長6周。

• 誤讀2：“填充塊完全不影響效能，只是湊密度。” 糾偏：懸浮金屬填充會引入寄生電容，在28GHz以上高頻設計或SerDes路徑上，1fF的增量也可能使眼圖塌陷；同時去耦電容填充雖有益電源完整性，但其柵漏電流會增加靜態功耗——在數百億電晶體的AI晶片上，這部分漏電可達數瓦級別。因此必須由Timing/Noise/Power三方籤核通過。

• 誤讀3：“白區管理是純後端問題，前端設計無需關注。” 糾偏：現代設計流程中，白區規劃已前移到微架構階段。例如，AI加速核的MAC陣列版面配置會預留去耦電容空間；HBM PHY區域的密度約束會影響介面時序預算。前端與後端的白區協同不足導致ECO迭代次數增加，是專案延期的常見原因。

• 誤讀4：“3D封裝解決了白區問題，因為可以堆疊更多矽。” 糾偏：3D封裝實際引入了新的白區維度——TSV禁區、混合鍵合介面密度均勻性、中介層熱膨脹匹配等。CoWoS中介層面積可達3000mm²級別（如台積電CoWoS-L，2024年），其白區管理複雜度遠超單晶片。

最新事件（截至2025年）

白區管理領域近期值得關注的事件與趨勢：

• 台積電A16節點（2024年4月北美技術研討會發布） 引入背面供電網路（BSPDN），背面金屬層的密度規則與正面解耦，白區管理需同時在正反兩面獨立收斂。這為EDA工具帶來全新的最佳化維度。

• 輝達B200（2024年3月GTC釋出） 採用雙Die架構，晶片間通過NVLink-C2C互聯。雙Die並排封裝在中介層上，中介層白區密度均勻性對翹曲控制至關重要。輝達未公開中介層良率資料，但供應鏈資訊顯示初期良率爬坡挑戰部分與填充策略相關。

• 三星3nm GAE量產爬坡（2023-2024）：GAA器件的溝道應力對填充圖形異常敏感，三星在PDK更新中多次調整密度規則，導致早期客戶需反覆修改GDS。這一經驗提示：器件架構變革期，白區規則的不確定性上升。

• 華大九天IPO後產品線擴張（2023-2024）：華大九天在28nm物理實現工具中增加了智慧填充模組，支援密度檢查與自動填充，計劃向14nm/7nm演進。其2023年年報揭露研發投入年增率增長約35%，部分投向先進節點白區管理。

• Cadence與Synopsys的AI驅動填充（2024）：兩家公司均在2024年推出基於強化學習的填充策略最佳化功能，聲稱可將填充收斂時間縮短30%~50%（基於供應商白皮書，獨立驗證資料未公開）。

• 美國對華先進EDA出口管制加碼（2023-2024）：涉及GAA器件設計的EDA工具（含先進白區填充功能）被納入出口管制清單，中國晶片設計公司在3nm GAA節點的白區工具可及性面臨不確定性。

追蹤指標

若需持續監測白區管理領域的發展趨勢，建議關注以下指標：

供給端指標：

• Cadence/Synopsys季度營收中的數字設計工具增速（反映物理實現工具需求熱度）
• 代工廠技術研討會發布的密度規則更新頻率（頻率上升意味著規則體系快速演變）
• 台積電/三星先進節點PDK的版本迭代次數（密度、填充章節的頁數變化可側面反映複雜度）

需求端指標：

• 全球AI晶片市場出貨量及平均Die面積趨勢（Die面積越大，白區管理價值越高）
• 先進節點（7nm及以下）晶圓啟動量佔全球產能比例（來源：IC Insights/TechInsights季度報告）
• 台積電CoWoS產能及良率公開資料（來源：台積電季度法說會）

技術演進指標：

• IEDM/DAC等頂會中白區/密度最佳化相關論文數量
• GAA節點量產晶片的公開良率資料（目前極少有精確揭露）
• EDA公司AI驅動填充功能的客戶採用率

風險指標：

• 美國對華EDA出口管制清單更新情況
• 國內EDA廠商在先進節點物理實現工具的產品里程碑
• 代工廠PDK授權的地域限制變化

信源與延伸閱讀

由於白區管理屬於高度專有技術，公開可獲取的深度資料有限，建議通過以下渠道追蹤：

• 代工廠公開技術檔案：台積電年度技術研討會（TSMC Technology Symposium）釋出的非保密版DFM指南；三星Foundry Forum公開的工藝設計規則概述。
• EDA供應商白皮書：Cadence、Synopsys官網的技術資源庫中密度最佳化與應用筆記。
• 學術會議：IEEE IEDM（國際電子器件會議）、DAC（設計自動化會議）、SPIE Advanced Lithography中密度規劃、CMP建模、填充最佳化等相關專題。
• 行業研究機構：TechInsights的工藝分析報告（付費）、IC Knowledge的代工工藝對比、SemiEngineering的深度技術文章。
• 上市公司公開檔案：Cadence（CDNS）、Synopsys（SNPS）季度財報電話會議記錄中物理實現工具的市場評論；台積電（TSM）法說會中良率與產能相關揭露；華大九天（301269）年報中產品線進展。

閱讀建議：對於白區管理的入門理解，建議從半導體物理設計教材（如《數字積體電路物理設計》第10章可製造性設計部分）入手，再結合代工廠公開的設計規則手冊（可通過大學合作專案獲取教育版PDK）瞭解具體密度規範。進階研究者應追蹤DAC年會的“Physical Design and DFM”分論壇論文，這是白區管理前沿研究的主要發表陣地。

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作者注：本文所有工藝代際、數值比對均為示意或基於公開來源合理推斷，實際設計須以具體代工廠PDK為準。財務資料已標註年份及來源，市佔率等未獲精確拆分的指標已標明“行業共識估計”或“公開資料未見”。文中不涉及任何投資建議，產業趨勢描述僅供建立概念架構。部分案例基於行業傳聞，已標註不確定性。