3nm

3 秒看懂

• 定義：3nm是半導體制造工藝的“技術節點”代號，代表當前已實現量產的整合度最高、效能與能效最強的製程世代。
• 核心創新：電晶體架構從FinFET（鰭式場效應電晶體）向兩條路徑分化——台積電延續FinFET，通過FinFlex™標準單元架構實現靈活組合；三星轉向GAA（全環繞柵極），以MBCFET™（多橋溝道場效應電晶體） 實現柵極對溝道的四面包裹。
• 關鍵提升（台積電N3節點，對比N5）：邏輯密度提升約1.6倍；同功耗下速度提升10%–15%；同速度下功耗降低25%–30%（來源：台積電2023年技術論文）。
• 主要玩家：台積電（FinFlex路線，N3/N3E/N3P/N3X系列）、三星電子（GAA路線，SF3E/SF3系列）。英特爾Intel 3為7nm+增強節點（約等效10nm+++），並非3nm代際；其20A/18A節點目標等效2nm級別，尚未進入大規模商用。
• 挑戰：研發與製造成本達空前水平；極紫外光刻（EUV）使用規模大幅增加；奈米片溝道刻蝕、原子層沉積等工序要求原子級精度；設計規則數量激增，EDA與IP生態適配複雜。

3 分鐘產業解釋

3nm節點是當前半導體工藝的頂尖技術，直接服務於高效能運算（HPC）、旗艦智慧手機SoC、雲端端AI訓練/推論加速器、高階網路交換晶片等對算力與能效比有極限要求的場景。“3nm”並非指任何電晶體物理尺寸的實測值，而是代表技術代際的等效標稱值，其真實柵極長度、接觸間距等均遠大於3nm。

該節點的核心物理挑戰在於：FinFET結構在5nm以下面臨鰭片間距（fin pitch）難以繼續微縮的瓶頸——鰭片截面面積持續縮小導致驅動電流（Ion）不足，同時柵極對溝道底部的靜電控制減弱，亞閾值漏電惡化。產業界為此形成了兩條相互競合的技術路徑：

• 三星 於2022年6月率先宣佈量產基於GAAFET的3nm工藝（SF3E），具體實現為MBCFET。該結構以垂直堆疊的矽奈米片替代鰭片作為導電溝道，柵極材料從四個方向完全包裹每個奈米片，溝道靜電完整性大幅提升，等效溝道寬度（Weff）可達FinFET的約3倍（三星公開資料）。工藝上，它需通過矽/矽鍺（Si/SiGe）交替外延、選擇性刻蝕等步驟形成懸空奈米片，再以原子層沉積（ALD）形成高k金屬柵（HKMG）疊層。
• 台積電 的3nm系列（N3/N3E/N3P等）堅持FinFET路線，但通過FinFlex™設計協同（DTCO）創新實現對PPA（功耗、效能、面積）的帕累托最佳化。FinFlex提供2-1、2-2、3-2等不同鰭片數量的標準單元配置，使設計者可在同一晶片的不同功能模組間靈活組合高驅動或低功耗單元，以替代單純依賴鰭片物理縮減的路徑。這種方法充分複用成熟的FinFET生態，降低了遷移風險與良率爬坡週期。

無論哪條路線，3nm均對極紫外光刻（EUV）形成巨大依賴。據第三方分析，3nm節點總掩膜版層數較5nm顯著增加，其中EUV應用層數提升尤為明顯，直接推高單顆晶片的流片（NRE）費用與晶圓製造成本。據Sondrel公司2023年揭露，其部分客戶3nm定製ASIC的設計需求持續增長，主要用於大算力AI晶片，但單專案設計費用已高達數億美元量級，僅極少數量產規模巨大的應用（如手機AP）能夠獨立承擔。

技術原理（最深）

本節從電晶體物理、工藝整合兩個架構深入拆解3nm節點的底層機理。

1. GAAFET（NS-FET）物理結構與控制機理

         Gate (Metal)  
       ┌─────────────┐  
Dielectric│           │  
       ┌─────────────┐  
   │\  │     NS      │  /│  ← 矽奈米片（通道），
   │ \ │   (Chnl)    │ / │     四面均被柵極電場控制  
   │  \│             │/  │  
 Source │─────────────│  Drain  
        │     NS      │  
        │   (Chnl)    │  
        └─────────────┘  

• 全環繞靜電控制：柵極金屬從頂部、底部及兩側完全包圍每一片奈米片，溝道的四個表面同時受電場調變。該結構在物理上切斷了源-漏間的底部漏電路徑，使亞閾值擺幅（SS）更接近理想的60mV/dec，大幅降低靜態功耗。
• 等效溝道寬度放大效應：單層奈米片的溝道寬度為2×(厚度+寬度)。三星3nm典型結構採用3至4層堆疊，每層奈米片厚度約5nm、寬度可調，等效Weff合計可達FinFET的約3倍。該增益通過連續調節奈米片寬度實現，而非FinFET中通過增減鰭片數量的離散方式，驅動力調校粒度更細。
• 無N/P阱隔離約束：傳統FinFET中，N阱與P阱之間需要專門的隔離區域（well isolation），佔據額外面積。GAA結構下N型和P型器件可直接緊密相鄰放置，標準單元高度可縮減，晶片整體面積進一步壓縮。部分公開資料推算，GAA結構下6T SRAM單元高度較等效FinFET節點縮減幅度顯著。
• 連續溝道寬度調校：FinFET的溝道寬度由鰭片數量與鰭寬決定，鰭寬為固定工藝引數，驅動強度調節呈階梯狀。GAA中奈米片寬度可在工藝允許範圍內連續最佳化，設計者可實現更精細的功耗-效能分檔（例如依據訊號路徑關鍵性排程不同寬度的單元），等效提供了更豐富的多閾值電壓（Vt）組合。

2. 台積電FinFlex™ 設計機理

FinFlex並非改變FinFET電晶體本身的物理結構，而是在標準單元架構層面進行創新，屬於典型的設計-工藝協同最佳化（DTCO）實踐。

• 台積電提供預先驗證的混合鰭片數量標準單元庫，例如：
  • 3-2鰭片：高驅動單元，適用於關鍵時序路徑。
  • 2-2鰭片：均衡方案，兼顧效能與功耗效率。
  • 2-1鰭片：超低功耗單元，用於非關鍵邏輯或常開區域。
• 設計者可在同一個晶片的不同功能區塊（如CPU大核、小核、GPU、AI引擎）內，依據效能-功耗預算靈活呼叫不同單元，而無需變更底層的鰭片物理引數。
• 該方法的優勢在於：延續了成熟的FinFET工藝平台，良率爬坡週期較短，且IP與EDA工具可高度複用5nm生態，降低了設計端遷移成本。

3. 三星MBCFET關鍵工藝步驟（抽象流程）

1. 在矽襯底上交替外延生長Si和SiGe犧牲層，形成多層超晶格結構，每層厚度精度需達到原子級（約5nm/層）。
2. 光刻定義溝道區域，幹法刻蝕形成垂直堆疊的fin狀雛形。
3. 使用高選擇性刻蝕工藝（如基於HCl氣相的原子層刻蝕，ALE），精確去除SiGe犧牲層，釋放出懸空的Si奈米片。
4. 通過原子層沉積（ALD）工藝依次形成介面層、高k介質（如HfO₂）與功函式金屬層；隨後填充柵極金屬並CMP平坦化。
5. 後續經源漏外延、接觸孔形成、多層金屬互聯等傳統後段（BEOL）工序完成。

4. 關鍵工藝引數對比

引數指標	台積電N5	台積電3nm FinFlex	三星3nm GAA (典型值)	說明
邏輯密度倍率(相對N5)	1.0x	~1.6x	廠商宣稱≥1.5x（具體測試條件未統一揭露）	台積電資料來源:2023技術論文
速度提升@同功耗	基準	+10%~15%（N3首代）	定性提升顯著；三星宣稱等效驅動可提升50%	N3E/N3P提升幅度更大,具體數值[公開資料未見]
功耗降低@同速度	基準	-25%~30%（N3首代）	定性降低顯著（亞閾值漏電大幅壓低）	同N5基準
供電電壓(VDD)	~0.75V（估）	未充分揭露	約0.65V	三星來源:行業技術分析
柵極間距(CPP)及金屬間距(MP)	未詳	CPP與MP均有縮減，但數值未完整公開	Lambda≈20nm，對應MP約40nm	Lambda為引用行業定義的柵極半間距
奈米片厚度/間距	—	—	片厚約5nm，間距約10nm	來源:第三方分析
關鍵EUV層數	基準	大幅增加（全節點普遍趨勢）	類似	增量為成本上升主因

關鍵引數（量化表）

以下引數綜合反映3nm節點的技術特性，標註資料來源與口徑：

引數類別	具體數值/描述	口徑與來源
邏輯密度增益（vs N5）	約1.6x（台積電N3）	台積電2023技術論文；三星未公佈統一口徑的具體倍率
電晶體整合規模	可超數千億電晶體/晶片	Sondrel 2023年設計服務報告提及
供電電壓（標稱）	0.65V（三星3nm GAA典型）	行業技術分析；台積電對應值[未充分揭露]
奈米片溝道厚度	約5nm	第三方分析（三星技術特徵）
奈米片間距	約10nm	同上
等效溝道寬度增益（NS vs FinFET）	可達3倍	三星公開資料
標準單元高度縮減	GAA結構下較傳統方案明顯縮減	部分公開資料推算；精確數值工藝機密未公開
總掩膜版層數增幅（vs N5）	顯著增加	第三方行業分析；精確層數屬各廠商業機密
SRAM縮放幅度	3nm節點SRAM面積縮減幅度相對邏輯區域明顯放緩	多家分析機構報告（TSMC N3 SRAM密度提升幅度低於1.2x）
閾值電壓檔位（Vt）	多達6種，跨度約200mV	Sondrel報告提及3nm設計選擇多樣性

技術路線（三條路徑完整對比）

當前擁有3nm代際量產或明確規劃能力的晶圓廠為台積電與三星；英特爾路徑處於不同代際。三條技術路線各具特徵：

維度	台積電3nm (N3系列)	三星3nm GAA (SF3E/SF3)	英特爾 (Intel 3→20A→18A)
量產狀態	N3 2022年末風險生產，2023年隨A17 Pro進入量產；N3E 2024年擴充套件	2022年6月宣佈量產SF3E；SF3及後續版本按計劃推進	Intel 3 2024年進入生產；20A/18A目標2024–2025年
電晶體結構	FinFET + FinFlex	奈米片GAA (MBCFET)	Intel 3: FinFET增強；20A: RibbonFET (類GAA)；18A: RibbonFET + PowerVia
邏輯密度增益(相對前代)	~1.6x (vs N5)	宣稱≥1.5x，具體口徑[未統一揭露]	Intel 3較Intel 4邏輯密度提升約1.2x（來源：Intel製程路線圖）
效能/功耗 (vs前代)	首代+10%~15%速度，-25%~30%功耗	驅動電流結構潛力+50%，實際PPA提升未給出完整對比	Intel 3較Intel 4每瓦效能提升約18%（來源：Intel 2023公開資料）
VDD標稱	[未充分揭露]	約0.65V	Intel 3節點未公開；18A目標更低VDD配合背面供電
獨有技術優勢	成熟生態，良率爬坡快，FinFlex靈活性	N/P器件密集排列，連續溝道調校	PowerVia背面供電（18A）、RibbonFET柵極全環繞
代工服務物件	Apple、輝達、AMD、英特爾（部分）、高通、聯發科、博通等	三星LSI（自用）、少數外部客戶[公開資料未見大規模外部客戶清單]	以英特爾自有產品為主，外部代工服務（IFS）逐步開展

上游

3nm製程的推進重度依賴上游裝置、材料、EDA/IP的協同升級。

• 核心裝置：
  • 光刻：ASML EXE系列EUV光刻機，高NA EUV（數值孔徑0.55）為未來2nm以下部署方向，但當前3nm主流仍基於0.33 NA EUV。EUV光源功率、光刻膠靈敏度提升為核心瓶頸。
  • 刻蝕與薄膜：應用材料、科林研發半導體（Lam Research）、東京電子（TEL）的原子層刻蝕（ALE）與原子層沉積（ALD）裝置，用於奈米片釋放、高k介質/金屬柵疊層形成。
  • 計量檢測：KLA、Onto Innovation等，3nm缺陷檢測靈敏度需達亞奈米級。台積電已部署AI驅動即時缺陷分類系統（來源：技術論文輔助資訊）。
• 關鍵材料：
  • EUV光刻膠、多層前驅體（用於高k介質、金屬柵ALD工藝）、特種電子特氣（矽/矽鍺外延前驅體、選擇性刻蝕氣體如HCl等）；JSR、信越化學、東京應化、默克等為主要供應商。
  • SiGe/Si多層交替外延所需高純矽源氣體及鍺源（如GeH₄），純度要求達ppb級別。
• EDA與IP：
  • Cadence、Synopsys、Siemens EDA（原Mentor Graphics）須提供支援FinFlex/GAA新設計規則、多閾值電壓、並行模擬能力增強的工具套件。
  • ARM、Synopsys（IP事業部）、Cadence等IP供應商須提供對應標準單元庫、儲存編譯器、介面IP（如PCIe、DDR、SerDes），包括針對3nm FinFlex不同鰭片配置的混合單元庫。

下游

3nm晶片服務於務求將算力密度推向極致的各類終端場景。

• 直接客戶（已確認或高置信度）：
  • Apple：A17 Pro（2023，台積電N3）、M3系列（2023，台積電N3/N3E），為截至目前3nm最大單一客戶。
  • 輝達：下一代資料中心與AI GPU產品線[具體晶片代號與工藝細節公開資料未見完整列出，但有廣泛報道預期採用台積電3nm節點]。
  • AMD：計劃在後續Zen架構與資料中心GPU中匯入先進節點[具體匯入節點時間表未完整公開]。
  • 英特爾：部分外部代工產品線[具體晶片與工藝節點歸屬未逐一揭露]。
  • 高通、聯發科：旗艦移動SoC路線圖預期包含3nm節點。
  • 博通、Marvell：高階網路交換與定製ASIC，部分與AI/雲端服務商需求相關。
• 終端應用：
  • 旗艦智慧手機與應用處理器（AP）。
  • 雲端端AI訓練/推論加速器、HPC超級計算節點。
  • 資料中心CPU、GPU與網路晶片。
  • 特定高階FPGA與定製化ASIC（如Sondrel客戶群所代表的AI晶片需求）。
• 先進封裝協同：由於3nm單晶片成本極高，且受限於光罩面積上限，多數3nm晶片以chiplet方式與其他工藝節點的晶片配合，通過2.5D封裝（CoWoS、EMIB、InFO-LSI等）或3D堆疊（SoIC、Foveros等）形成系統級整合方案。

受益公司（按產業環節）

本部分僅陳述商業關聯事實，不構成任何投資建議。

產業環節	公司	關聯描述
晶圓代工	台積電（TSMC）	3nm FinFlex系列核心供應商，截至2023年底佔據3nm量產訂單絕大部分
晶圓代工	三星電子	3nm GAA代工服務提供方；同時供應自研Exynos應用處理器以驗證平台
IDM（自有產品+代工）	英特爾	Intel 3用於自家伺服器CPU（Sierra Forest、Granite Rapids）；IFS外部代工發展受市場關注
EDA工具	Synopsys、Cadence、Siemens EDA	先進節點設計對自動化工具的依賴加深，3nm設計規則複雜度陡增推升軟體需求
IP供應商	ARM、Synopsys（IP）、Cadence（IP）	新節點標準單元、儲存器IP與介面IP授權市場擴大
半導體裝置	ASML、應用材料、科林研發半導體、東京電子、KLA	EUV層數增加、奈米片刻蝕/沉積需求、高精度檢測拉動裝置出貨
材料	JSR、信越化學、東京應化、默克	EUV光刻膠、前驅體、特氣需求隨3nm產能增長
設計服務	Sondrel（非上市公司）	典型3nm ASIC設計服務商，反映定製化晶片對3nm節點的接入需求
終端客戶	Apple、輝達、AMD、高通、聯發科	產品採用了3nm工藝或計劃採用，影響供應鏈營收

市場規模

• 全球半導體制造裝置市場規模：據SEMI統計，2023年全球半導體裝置銷售額約為1000億美元級別（具體口徑含晶圓處理、封裝、測試等裝置），2024年受先進節點資本支出驅動預計回升。SEMI預計2025年可超過2022年峰值。
• 代工先進節點市場集中度：3nm及等效節點為當前代工最尖端工藝，由台積電與三星兩強佔據。Counterpoint及IC Insights等機構資料顯示，2023年臺積電在全球代工營收中佔比超50%，先進節點（7nm及以下）營收貢獻佔其總營收比例約50%以上（台積電2023年報），3nm在2023年處於初期放量階段，具體營收貢獻佔比[公開資料未單獨剝離]。
• 下游終端市場牽引：據IDC、Mercury Research等機構資料，2023–2024年全球智慧手機年出貨量約為12億部量級，其中旗艦層級（通常為首批先進節點採用者）出貨約2–3億部。資料中心AI晶片市場受大型模型訓練/推論需求拉動高速增長，據Omdia統計，2023年全球AI晶片市場規模約數百億美元，預計2024–2027年持續高雙位數年複合增長率。
• 成本結構訊號：OFweek及多家分析機構評述，3nm節點單顆晶片開發費用（NRE）遠超5nm，單次流片費用規模達數億美元；僅年出貨量達千萬顆級別的應用方能經濟地承載。這一高成本正推動更多場景轉向chiplet與先進封裝分攤策略。

玩家對比（最新進展）

截至2025年8月，3nm代際量產與競爭格局如下：

維度	台積電	三星	英特爾
當前量產節點	N3 / N3E / N3P / N3X系列	SF3E（首代GAA）、SF3（最佳化版）	Intel 3（FinFET增強）
關鍵量產客戶	Apple（A17 Pro / M3系列）；輝達、AMD、高通等匯入中	三星LSI（Exynos系）為主；外部客戶[未見大規模公開揭露]	自用（Granite Rapids/Sierra Forest）；IFS客戶[小規模匯入]
良率成熟度	據公開報道，N3良率在2023年已達成產目標；N3E良率提升優於同期N3	初期SF3E良率受外界質疑，三星宣告已改善；實際公開資料[缺乏獨立驗證]	Intel 3良率及效能尚未被獨立機構系統評測
下一代演進	2025年N2（GAA）預定量產；背面供電2026年後	計劃SF2（GAA增強）2025年匯入	20A/18A 2024–2025年內推進，含RibbonFET+PowerVia
產能規模	臺南3nm產線持續擴產，2024–2025年EUV機臺到貨量維持高位	韓國華城/平澤產能規模相對較小，擴產節奏受外部訂單影響	產能集中於自有產品，代工服務體量在起步期
外部生態	FinFlex相容成熟FinFET設計生態，客戶遷移成本低	GAA要求全新設計規則，遷移成本較高，EDA/IP生態仍追趕	IFS生態建置中，客戶需適配Intel工藝與設計流

風險

• 技術產能風險：
  • 良率與缺陷密度：3nm對晶圓缺陷的容忍度極低，任何工藝波動（如奈米片刻蝕殘留、EUV隨機缺陷）均可能導致良率顯著下降。三星早期SF3E良率即受此挑戰（來源：2022-2024年多家半導體分析媒體報道）。
  • SRAM縮放緩：眾多分析機構指出，FinFET向GAA切換中SRAM位單元面積縮減比例大幅低於邏輯區域，可能限制整體晶片面積節省。
• 商業與成本風險：
  • 高昂NRE與設計流片費用：客戶陣營天然收窄至年出貨極大且單價高的少數應用，下游多樣化受限。一旦終端需求不及預期，代工廠龐大資本支出面臨回收壓力。
  • 單晶片成本激增催生替代路徑：chiplet + 先進封裝方案可繞開單片最大光罩面積限制，成本效益在部分場景優於激進工藝微縮，長期可能削弱對3nm以下節點的部分需求。
• 產業競爭與地緣風險：
  • 台積電與三星的雙頭競爭：台積電憑藉生態與良率先發優勢佔據3nm主要份額，三星GAA路線的客戶匯入進展緩慢，市場份額差距顯著。
  • 地緣政治與出口管制：先進半導體制造裝置、EDA工具及部分IP存在跨境流動限制，可能影響部分代工廠獲取關鍵資源與拓客能力。
• 後續節點銜接風險：台積電宣佈2nm轉向GAA，這意味著3nm FinFlex產線面臨有限的生命週期與折舊峰值；過早或過度投資存在折舊壓力。

誤讀糾偏

• 誤讀一：“3nm”指電晶體柵極長度為3奈米。
  糾正：3nm是工藝營銷名稱（Technology Node Brand），不代表任何物理尺寸。現代3nm工藝中柵極長度、接觸孔間距等關鍵尺寸均遠大於3nm。該命名僅反映技術代際及與上一節點的等比例效能躍遷。

• 誤讀二：所有稱為“3nm”的工藝都採用GAA電晶體。
  糾正：台積電3nm（N3系列）仍為FinFET結構，依靠FinFlex設計創新實現PPA進步；三星3nm採用GAA（MBCFET）；而英特爾Intel 3是增強型FinFET節點（等效7nm+），絕非3nm代際。不同廠商的“3nm”不可混為一談。

• 誤讀三：電晶體密度翻倍即代表晶片效能翻倍。
  糾正：密度增益可降低晶片面積與成本，但實際工作頻率受限於互聯延遲、功耗密度、散熱等物理環節，效能提升通常在10%–20%區間。廠商宣傳的“同功耗更快”與“同速度更省電”為條件性表述，不可等價於效能翻倍。

• 誤讀四：三星率先量產3nm GAA即意味著全面領先。
  糾正：率先宣佈量產不等同於大規模客戶匯入與商業成功。三星SF3E初期良率與外部客戶採用進度不及台積電N3系列，台積電在客戶數量、產能規模與市場份額方面仍居3nm節點主導地位。

最新事件（截至2025年8月）

• 2026–2027年量產展望：台積電N2節點（GAA）預計2025年下半年風險試產，2026年量產；同期將推出配套背面供電技術（Super PowerRail）。三星SF2（GAA最佳化版）計劃2025年匯入。英特爾18A（RibbonFET+PowerVia）目標2025年量產，用於自家下一代客戶端與伺服器產品。（來源：TSMC、Samsung、Intel公開路線圖）
• 2025上半年：台積電N3E/N3P工藝進入穩定大批次生產階段，支撐輝達、AMD、高通等更多客戶產品放量。三星推進SF3節點，客戶匯入進展未見大規模公開揭露。
• 2024年：AppleA18系列（預計）採用台積電N3E工藝；三星Exynos 2500系列預期用SF3節點（來源：多家行業媒體預測）。英特爾Intel 3節點Granite Rapids伺服器CPU正式出貨。台積電推出N3X（面向HPC最佳化）及N3AE（面向車用工藝）。
• 2023年：AppleA17 Pro（台積電N3）首發3nm SoC，M3系列跟進。三星提升SF3E良率，併為自家LSI部門Exynos 2400（部分傳言採用）供貨。AI晶片需求暴漲拉動台積電先進節點產能利用率維持高位。
• 2022年：三星宣佈其3nm GAA工藝（SF3E）於6月量產，成為全球首家GAA商業化的代工廠。同年台積電N3進入風險生產，並在年末宣佈量產準備就緒。

追蹤指標

指標型別	具體追蹤項	說明與資料來源
技術指標	代工廠公佈的邏輯密度倍率、SRAM縮放幅度、良率進展	台積電/三星/英特爾技術論壇公開資料、ISSCC論文、VLSI Symposium
產能指標	EUV光刻機出貨（ASML季度財報）、主要代工廠資本支出及產能建設進度	ASML、台積電、三星、英特爾定期財務報告與分析師日資料
客戶指標	採用3nm晶片的產品釋出（Apple釋出會、輝達GTC、AMD釋出會等）	公開產品釋出與晶片拆解報告
財務指標	台積電先進節點（7nm及以下）營收佔比，三星晶圓代工業務營收及獲利	公司季度/年度財報，獨立第三方如IC Insights、Counterpoint
競爭指標	三星GAA外部客戶簽約進展、英特爾IFS簽約進展	行業媒體與分析師報告；第三方機構如TrendForce代工排名
成本指標	3nm單次流片費用估算、單顆晶片估算成本/ASP變動	行業研究機構如IBS（International Business Strategies）、Gartner等
生態指標	EDA工具對GAA/FinFlex的支援版本釋出、核心IP（標準單元庫/SerDes）就緒度	Synopsys、Cadence等官網及新聞稿

信源

一級信源（核心事實來源）

• 台積電2023年技術論文《3nm CMOS FinFlex™ Platform Technology with Enhanced PPA》及相關技術研討會報告。
• 三星半導體官方3nm GAA/MBCFET技術說明檔案（2022-2024年）及新聞中心公告。
• 英特爾製程路線圖、Intel 3/20A/18A技術白皮書及公開演講。
• Sondrel公司2023年關於3nm設計服務需求的客戶案例報告。
• ASML、應用材料、KLA等裝置公司季度財報及分析師日報告。

二級信源（行業分析、媒體報道）

• 網易科技《3nm工藝詳述:突破物理極限的革命性技術—奈米片場效應電晶體(NS-FET)的全面解析與產業影響》（2023年引用）。
• OFweek電子工程網關於3nm工藝成本與設計方法的評論文章。
• Counterpoint、TrendForce、IC Insights等第三方研究機構代工市場與製程節點追蹤報告（2023-2025年版）。
• IDC、Omdia、Mercury Research等終端市場（智慧手機、AI晶片、伺服器處理器）出貨與市場規模資料。

三級信源（通用背景與技術教育）

• 北京科技大學關於三維原子探針（APT）用於半導體材料表徵的公開介紹，作為工藝檢測背景參考（非生產性技術）。
• 公開半導體系列教科書及IEEE相關綜述論文（用於物理原理驗證，非直接引用）。