專用積體電路

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ASIC（Application‑Specific Integrated Circuit，專用積體電路）是為特定用途從電晶體層面開始定製的晶片。在 AI 算力語境下，AI ASIC 指專門為深度學習訓練或推論加速而設計的處理器，其核心理念是：在為特定模型類（如 Transformer 大型模型）服務時，通過放棄一部分通用可程式設計性，換取極致化的能效、算力密度與單位服務成本。

2 3 分鐘產業解釋

通用 GPU 雖然憑藉 CUDA 生態獲得了無可比擬的程式設計靈活性，但在大規模 AI 推論中，有相當一部分電晶體和功耗被“非 AI 核心”邏輯所消耗——不再需要的圖形固定管線、過於通用的排程器、為單執行緒效能準備的複雜控制流單元等。AI ASIC 的思路是把當前大型模型中最耗時、呼叫最頻繁的運算元（矩陣乘法、多頭注意力、啟用函式、量化反量化等）直接固化為高吞吐、低功耗的計算通路，並圍繞資料流向配備大容量本地暫存、高頻寬儲存介面與精簡控制邏輯。

這種專門化帶來兩大直接優勢：

• 能效比：同等工藝節點（如 5nm/4nm）下，執行固定負載時的每瓦算力（FP8 TFLOPS/W 或 INT8 TOPS/W）可比同期 GPU 高數倍，直接降低散熱和供電成本。
• 單次推論成本：在大規模部署（日均千億 Token 級別）中，ASIC 可將單位算力服務成本（$/百萬 Token）壓縮至通用晶片方案的幾分之一，從而支撐大型模型的商業閉環。

代價同樣顯著：架構定義與流片週期通常需要 12‑24 個月，前代演算法若發生鉅變（如新型運算元、動態路由），硬體無法通過軟體升級完全適應，可能面臨加速效率驟降。這使得 AI ASIC 更偏向於“演算法相對確定、部署規模足夠大”的場景。

當前產業格局呈現“雲端廠商深度自研 + 獨立晶片公司供貨”的雙軌路徑：

• 超大規模推論：Google、Amazon 等雲端服務商傾向於根據自家業務（搜尋、廣告、對話式 AI 等）和自研編譯器棧定製 AI ASIC，實現軟硬協同最大化。Google TPU 系列已迭代至第六代（Trillium），AWS 推出 Trainium 與 Inferentia 系列。
• 中小客戶與邊緣場景：不具備全棧自研能力的企業，通過採購獨立晶片公司提供的加速卡或 IP 核，例如用於自動駕駛域控制器的 NPU、智慧手機 SoC 內嵌的 AI 加速單元、智慧攝像頭裡的輕量推論晶片。
• 供給端：台積電、三星等晶圓廠的 7nm 以下先進製程提供電晶體密度基礎；封裝廠（台積電 CoWoS、三星 I-Cube 等）提供 2.5D/3D 封裝，使計算 die 與 HBM（高頻寬記憶體）能夠近距離互聯，構成完整加速系統。

3 技術原理

AI ASIC 並非將某個特定的網路結構直接“焊死”在矽片上，而是建置一個可程式設計的、面向張量工作負載的平行計算架構，由軟體編譯棧將不同模型對映到該架構上。其核心技術要素包括：

脈動陣列與處理單元陣列

大多數 AI ASIC 的算力核心採用二維脈動陣列（Systolic Array）：在網格結構中，資料按水平方向傳遞啟用值，按垂直方向傳遞權重，每個處理單元（PE）內部完成一次乘加（MAC）並將部分和向下傳遞。這種結構讓資料在 PE 間流動複用，大幅減少對昂貴片外儲存的訪問，MAC 利用率在理想條件下可達 70%～90% 以上。

 權重流入（Weight）
     ↓  ↓  ↓
啟用流→[PE0][PE1][PE2] → 部分和
（Act.） →[PE3][PE4][PE5]
         [PE6][PE7][PE8]

每個 PE 包含乘法器和累加器，啟用與權重相乘後與來自上方的部分和累加，再向下輸出。矩陣乘法通過資料流編排即可在陣列上實現流水化。

多精度與量化支援

推論中廣泛採用 INT8、FP8 甚至 INT4 格式，訓練通常需要 BF16/FP16 並夾雜 FP32 累積。AI ASIC 在硬體乘法器層面直接支援這些格式的運算，而非通過軟體逐條模擬，從而成倍提升有效算力。以 Groq 的 LPU 為例，其架構完全圍繞 INT8/FP16 資料流設計，對 Transformer 推論實現極低延遲。

多級顯式儲存層次

• 片外主存：採用 HBM2e/HBM3/HBM3e，通過矽中介層（Interposer）或直接鍵合實現 2~4 TB/s 的超高頻寬，支撐大型模型權重和大尺寸 KV cache 的即時讀取。
• 片上 SRAM：由軟體顯式管理，類似於 GPU 的共享記憶體或 L1 快取，但 AI ASIC 通常將其設計為分散式 Scratchpad，由編譯器精確編排資料搬移，避免硬體自動預取帶來的不確定性。
• 近存計算邏輯：部分架構在 HBM 的 Bank 內部或介面處加入簡單的歸約、啟用、掩碼等邏輯，以進一步壓縮資料返回計算晶片的頻寬需求。

專用互聯與多晶片擴充套件

晶片內部採用面向資料流的片上網路（NoC），取代 GPU 以 warp scheduler 為中心的訪存範式，降低路由開銷。片間則通過專用 SerDes/D2D 介面（如 NVLink、Google ICI）將多個 ASIC 晶片組成高頻寬域，支援張量並行（TP）、流水並行（PP）及專家並行（MoE）等分散式方案，以承載萬億引數級模型的推論。

編譯器與軟體棧決定硬體利用率

AI ASIC 的“另一半晶片”是軟體編譯棧。以 Google XLA、Meta 的 AITemplate、開源 TVM/Meta 等為代表的編譯器，負責將 PyTorch/TensorFlow 模型圖轉化為硬體指令，進行運算元融合、自動 tiling、流水線排程和視訊記憶體分配。編譯器智慧化程度越高，硬體實際利用率越接近物理峰值；若編譯器無法有效支援動態形狀或新型運算元，實際吞吐可能嚴重打折。這一點是自研 ASIC 與 GPU（擁有成熟 CUDA 生態）競爭時所面臨的最大工程挑戰。

訓練與推論的晶片架構分化

• 訓練晶片：需支援高吞吐浮點運算（BF16/FP16）、大量中間啟用儲存、跨晶片高速集合通訊（AllReduce），並內嵌反向傳播所需的梯度計算與權重更新機制，功耗和麵積遠高於純推論晶片。Google TPU v4/v5p 和 AWS Trainium2 是典型代表。
• 推論晶片：傾向低精度整數/浮點、極致能效，常內建結構化稀疏引擎和動態量化加速單元，並確保單 Token 延遲受控（通常要求 <10ms），以滿足線上服務 SLA。如 Google TPU v5e、AWS Inferentia2 及各類邊緣 NPU。

4 關鍵引數

評估 AI ASIC 需關注的指標達十餘項，其中對推論經濟性影響最大的包括：

• 算力（Peak Throughput）：推論常用 INT8 TOPS 或 FP8 TFLOPS（每秒十億或萬億次操作）；訓練常用 BF16/FP16 TFLOPS。例如 Google TPU v5p 單晶片在 BF16 下峰值算力約 459 TFLOPS（Google Cloud 2023 年揭露），而同期 H100 GPU 的 BF16 稠密算力約 989 TFLOPS（NVIDIA 官方 2022 年釋出），但晶片面積、功耗和成本結構不同。
• 能效（Efficiency）：TOPS/W 或 TFLOPS/W，直接關聯總運營電費。公開資料可見 TPU v4 的每瓦算力較同期 GPU 有約 2‑3 倍優勢（Google ISCA 2023 論文），但對比時要限定模型、批次大小和精度。
• 記憶體頻寬（Memory Bandwidth）：HBM 的總頻寬（TB/s）決定了自迴歸推論時 Token 生成速度的上限。2024 年主流推論 ASIC 普遍整合 HBM3，頻寬在 1.5～2.5 TB/s 之間，下一代將升級至 HBM3e (近 5 TB/s)。
• 記憶體容量（Memory Capacity）：晶片可配置的最大 HBM 容量，決定可載入模型的最大引數規模，影響 TP/PP 切分策略和總擁有成本。例如, 單 ASIC 卡若僅搭配 32 GB HBM，難以高效執行 70B 引數模型而不進行多卡拆分。
• 延遲（Latency）：單次推論響應時間（首 Token 延遲與每 Token 時間），對即時對話、自動駕駛等場景要求嚴格。架構設計（如權重駐留、啟用壓縮）直接影響延遲。
• 功耗封包（TDP）：整卡或單晶片熱設計功耗（W），決定資料中心供電、散熱和機架密度。已量產的雲端端推論 ASIC 的 TDP 常見在 150 W 至 450 W 之間，訓練 ASIC 可突破 600 W。
• 多卡擴充套件效率：通過 ICI、PCIe 5.0/CXL 等互聯擴充套件的頻寬和線性度，公開測試顯示一些定製互連方案在 64～256 卡範圍內仍能保持 80% 以上的線性度（公開資料，來源未具體指明）。

5 技術路線

AI ASIC 並非單一流派，根據演程序度和設計哲學可劃分為多種路線：

路線	代表	核心思路	優勢	侷限
雲端端推論 ASIC	Google TPU v5e, AWS Inferentia2	面向矩陣乘/注意力硬體脈動陣列 + HBM，強依賴編譯棧	極致的推論能效與成本；與雲端平台深度繫結	軟體生態封閉，新模型適配慢
雲端端訓練 ASIC	Google TPU v5p, AWS Trainium2	高吞吐浮點陣列、大規模互聯、集合通訊加速	免除 GPU 限制，可按訓練負載定製	設計複雜、功耗高、軟體適配更難，需求量小於推論
可重構架構（CGRA）	部分初創公司早期產品	算數陣列可週期級動態重構，適應多變資料流	演算法適應性優於固定 ASIC，低於 FPGA	面積效率較低，編譯對映難度極高，尚未成為主流
存內計算/近存計算 ASIC	國內外實驗室、部分創業公司	在 HBM 或 SRAM 內嵌入乘加邏輯，大幅減少資料搬運	理論能效提升 5‑10 倍	工藝相容性、精度控制、容量限制等工程難題待解
端側 NPU	高通 Hexagon、Apple Neural Engine、寒武紀思元 IP	輕量級推論陣列，集成於 SoC，支援 INT8/FP16	超低功耗，即時響應，不依賴雲端端	算力有限，適用小模型

此外，用於 AI 的 FPGA（如 Xilinx Versal AI）雖非傳統 ASIC，但在推論延遲敏感的特定場景（金融、網路）仍有應用，可視為半定製化路線。但因其邏輯單元冗餘導致成本高、頻率低，在大規模雲端端部署中不敵 ASIC。

從工藝節點來看，2023‑2024 年量產的雲端端 ASIC 普遍基於 5nm/4nm 工藝（如 TPU v5p 使用 5nm，Trainium2 預計使用 5nm），而 2025 年及下一代產品將向 3nm 遷移，並引入背面供電等新技術（台積電技術研討會，2023 年）。封裝層面，2.5D CoWoS 與 3D SoIC 堆疊將進一步擴大整合度。

6 上游

AI ASIC 產業鏈上游包括設計工具、核心 IP、製造與封裝三大支柱：

• EDA 與設計服務：Cadence、Synopsys 等廠商提供前端模擬、邏輯綜合、版面配置佈線、時序籤核等全流程工具。隨著晶片規模擴大，AI 驅動的 EDA 工具成為趨勢，用於自動最佳化功耗和麵積。設計服務公司（如創意電子、Alchip、芯原等）協助雲端廠商和初創公司完成物理設計。
• 關鍵 IP 核：AI ASIC 依賴於高頻寬記憶體介面（HBM PHY）、高速 SerDes（112G/224G PAM4）、PCIe 5.0/6.0 或 CXL 控制器、片上網路（NoC）互連 IP 等。部分廠家提供預驗證的 AI 加速器 IP（如 NPU），但頭部雲端廠商幾乎都自研核心計算單元，僅從第三方採購介面 IP。HBM 介面 IP 主要由 Rambus、Synopsys、Cadence 供應，並需與相應工藝節點緊密適配。
• 晶圓製造：台積電的 7nm/5nm/3nm 製程是絕大多數雲端端 ASIC 的選擇，三星也有部分份額。先進製程的產能獲取、良率和價格直接影響晶片成本與上市時間。2023‑2025 年間，由於 AI 晶片需求激增，台積電 CoWoS 封裝及先進製程產能持續緊繃（台積電法人說明會, 2023‑2024）。
• 先進封裝：2.5D CoWoS（Chip on Wafer on Substrate）將計算 die 與多個 HBM 堆疊在同一中介層上，實現高密度互聯，是當前 AI ASIC 的標配。此後 CoWoS-R/L 等衍生技術可提供更大中介層面積和更細線寬。3D 堆疊（如 SoIC）開始用於將 SRAM 直接堆疊在邏輯 die 上以提高快取密度。封裝產能、價格和散熱方案設計是規模化部署的瓶頸。此外，測試（ATE）裝置、探針卡等高精度環節也受益於 ASIC 需求。

7 下游

AI ASIC 的下游需求與應用場景分為幾大方向：

• 超大規模雲端服務商：通過自研 ASIC 部署推論叢集，對外提供推論 API（如 Google Cloud Vertex AI、Amazon Bedrock），或服務於內部業務線（搜尋、廣告推薦、智慧助手）。這類客戶具極高晶片需求體量和迭代速度，是推動產業向前的主導力量。
• AI 伺服器與系統整合商：將獨立 ASIC 加速卡（如基於某初創公司晶片的 PCIe 卡或 OAM 模組）整合入白牌伺服器，向中型企業、運營商、政府等不具備自研能力的使用者提供異構計算解決方案。
• 邊緣與終端：汽車 ADAS/自動駕駛系統整合 AI ASIC 或 NPU IP，實現即時視覺感知與決策；智慧手機 SoC 內嵌 NPU 支援影像增強、語音助理、端側大型模型推論；智慧安防攝像頭、工業視覺相機同樣依賴低功耗 ASIC 處理卷積網路；物聯網閘道器需要特定 AI 協議處理。
• 機器人及具身智慧：需要低延遲、低功耗的視覺‑語言‑動作推論晶片，這正在成為下一代 ASIC 的潛在爆發領域。
• 軟體與編譯器生態：下游工具鏈（廠商自研或第三方）提供韌體、驅動、編譯器、分析器、模型轉換工具，構成實際可用性閉環。大型雲端廠商的軟體棧通常與自家晶片繫結，形成封閉但高效的生態。

8 受益公司

此部分僅按產業鏈環節列舉代表性參與方，不構成任何投資建議或預測。

雲端廠商自研路線受益方：

• Google（Alphabet）：TPU 系列晶片自 2015 年開始內部使用，現已通過 Google Cloud 向外部使用者提供算力，為自身 AI 訓練和推論節省大量外部 GPU 採購成本。
• 亞馬遜（AWS）：Trainium 和 Inferentia 晶片逐步承載其 AI 工作負載，通過成本優勢吸引客戶。
• 其它雲端巨頭（微軟、Meta 等）均已啟動自研 AI 加速器專案，於 2023‑2024 年陸續流片或進入測試階段（公開報道，具體進展未全面揭露）。

獨立 AI 晶片設計公司：

• 寒武紀（Cambricon）：思元系列雲端端推論/訓練卡，及終端 NPU IP 授權，已在國內部分伺服器廠商和邊緣場景部署。
• 燧原科技、海光資訊等國內企業推出針對雲端端推論和訓練的定製晶片，重點滿足本地化需求。
• Graphcore、Groq、Cerebras 等海外初創，各自以 IPU、LPU 或 wafer‑scale 引擎等技術路徑切入，部分已獲超大規模客戶驗證或雲端平台部署（Groq 在 2024 年公開演示高速推論，Cerebras 提供 wafer‑scale 訓練方案）。
• 其它 Fabless 通過推出 ASIC 加速卡服務“專業場景”（如金融、生命科學）。

IP 與設計服務：

• 芯原股份：提供神經網路 IP 和一站式晶片設計服務，客戶包括雲端廠商及系統商。
• 創意電子、Alchip（世芯電子）：承接高階 AI ASIC 的後端設計與物理實現，深度繫結先進工藝客戶。

封裝與測試：先進封裝產能的提供者（台積電、日月光等）和 HBM 供應方（SK 海力士、三星、美光）顯著受益於每顆 ASIC 搭載多顆 HBM 堆疊的需求。但需注意，產業鏈高度集中，受地緣政策與產能波動影響較大。

重申：以上僅基於公開產業資訊羅列示例，不構成任何形式的個股推薦或估值判斷。

9 市場規模

由於資料檢索限制，本節僅引用部分公開研究報告的大致區間，請讀者以最新報告原文為準。

• 據市場研究機構 IDC 2024 年的初步資料，全球 AI 加速器市場規模（包括 GPU、ASIC、FPGA 等）將在 2027 年達到 1300 億美元以上，其中 ASIC 份額因大型模型推論爆發而持續上升。
• Yole Group 在 2023 年預測，專用 AI 晶片（包括定製 ASIC 和內部設計晶片）市場 2022‑2028 年的複合年增長率超過 25%，主要驅動力來自超大規模雲端服務商自研晶片的採購和部署。
• 關於先進封裝，台積電在 2023 年第四季度法說會上表示，CoWoS 產能當年已翻倍，但仍無法滿足客戶需求，計劃 2024 年繼續倍增，這從側面印證了 AI ASIC 和 GPU 呈現“對先進封裝的旺盛需求”。
• 對國內 AI 晶片市場，賽迪顧問等機構曾預測 2025 年中國雲端端 AI 晶片規模將超過百億元人民幣，但具體消化需要核實最新資料。
• 邊緣 AI 晶片領域，Counterpoint Research 預計 2030 年全球邊緣 AI 處理器出貨量將達到數十億顆，NPU 類 ASIC 將是其中主力。

因缺乏單一權威來源的最新精確值，且不同口徑（含 IP 授權、晶片直銷、加速卡、服務營收）差異大，此處不列舉具體美元數值。投資者或從業人員應查閱 IDC、Omdia、Yole、Verified Market Research 等機構的付費報告。

10 玩家對比

不同路線玩家在產品形態、軟體生態和商業模式上差異顯著，以下從多維進行定性對比（技術指標因產品代際不同難以統一量化，均基於公開報道和行業常識）：

• 雲端廠商自研 ASIC vs. 獨立 ASIC 供應商：前者與自身業務深度繫結，擁有即時大規模部署反饋和成熟編譯器團隊，迭代速度快，但一般不對外直接銷售晶片；後者需說服外部客戶使用，前期適配和建立信賴的成本高，軟體生態往往無法與 CUDA 媲美，但可服務更廣泛的客戶群。
• AI ASIC vs. GPU（NVIDIA）：GPU 以 CUDA 生態和強大的軟體棧為主要護城河，為模型研發提供從桌面到叢集的統一體驗。ASIC 在特定負載下的每瓦成本和 TCO 優勢需要模型工作負載足夠固化才得以體現。值得注意的是，NVIDIA 也在逐步引入更專用的硬體（如 Transformer Engine、FP8 支援），收縮了 ASIC 的差異化空間。
• 可重構晶片（CGRA）：試圖結合 ASIC 的能效和 FPGA 的靈活性，但在落地上面臨編譯工具鏈和晶片面積的挑戰，市場份額有限。
• Groq LPU：採用確定性資料流排程和無 HBM 設計，用大量片上 SRAM 換取極低延遲，實現極快的 Token 生成速度（Groq 公開演示），但晶片成本和大型模型適應能力仍需觀察。
• Cerebras Wafer‑Scale：用一整片晶圓實現超大規模計算陣列，突破記憶體牆，適合訓練超大型模型，但無法像傳統晶片那樣靈活擴縮容，主要面向科研和少數超大規模客戶。

綜合來看，尚未出現能夠全面取代 GPU 的單一 ASIC 方案，多種技術路線將在不同細分市場長期共存。

11 風險

AI ASIC 的商業化與技術演進面臨多層面風險，投資者和決策者需審慎評估：

• 軟體生態系統不成熟：GPU 的 CUDA 歷經十數年打磨，工具鏈、第三方庫和開發者習慣根深蒂固。自研 ASIC 的編譯棧若不能無縫對接 PyTorch/TensorFlow，並覆蓋多數主流運算元，實際承載力將大打折扣。許多初創晶片的所謂“高算力”因編譯器效率不佳而實際利用率低於 30%，這是最普遍的失敗原因。
• 先進封裝與 HBM 供應集中風險：CoWoS 和 HBM 在 2023‑2024 年持續供不應求，且供應商高度集中（台積電封裝、SK 海力士/三星 HBM）。若地緣衝突或疫情等導致交付中斷，ASIC 專案將無法出貨，嚴重影響業務擴充套件。
• 演算法快速演進導致架構過時：大型模型架構正在由稠密模型向 MoE、狀態空間模型（如 Mamba）、混合檢索等方向演進，若出現革命性新運算元或動態路由範式，現有 ASIC 可能加速效率大幅下降，重流片成本和時間視窗將構成致命威脅。
• 設計成本高昂與規模閾值：一次 5nm AI ASIC 的流片成本動輒數億美元（含掩模、IP 許可、物理設計等），需要足夠的部署規模才能分攤。若最終內部用量或外部訂單未達預期，專案可能陷入虧損。這也是自研晶片門檻極高的原因。
• 客戶集中與商業模式單一：部分獨立 ASIC 公司高度依賴一兩個大客戶，一旦失去合同將面臨生死存亡。同時，雲端廠商自研成功後可能減少對外採購，擠壓第三方供應商生存空間。
• 監管與地緣政治風險：AI 晶片出口管制（如美國 BIS 規則）不斷變化，影響晶片設計公司獲取 EDA 工具、先進工藝和全球客戶的能力，可能導致市場分隔，增加合規成本。
• 人才競爭激烈：晶片架構、編譯器、深度學習系統全棧人才稀缺，大廠與初創公司之間的人才爭奪戰激烈，可能導致研發成本升高和進度延遲。

12 誤讀糾偏

誤讀 1：“ASIC 就是完全固定的硬體，新模型根本跑不了” 糾偏：現代 AI ASIC 並不硬連線某一種網路拓撲，而是提供一組精心設計的可程式設計資料流引擎（如通用矩陣乘單元、注意力加速單元、啟用運算元等）。只要新模型的運算能分解為這些基本單元，並通過編譯器正確對映，就能執行。例如，Google TPU 可以執行從 CNN、Transformer 到 MoE 等多種架構，其可程式設計性足以覆蓋大多數 DNN 負載。但若遇到極端動態控制流、稀疏度無法被現有引擎加速的運算元，適配性確實可能受限，需要區分“不能跑”和“能跑但效率不佳”。

誤讀 2：“ASIC 在效能和能效上全面碾壓 GPU” 糾偏：ASIC 只有在具體預定的負載上才有優勢。GPU 集大成於一身，單位晶片面積的通用算力利用率、開發迭代速度和多用途性都更加均衡。對於尚在探索結構的研究或快速變化的業務，GPU 的靈活性不可或缺。此外，GPU 廠商不斷吸收 ASIC 的精髓（比如 Tensor Core、FP8 支援、結構化稀疏性），兩者差距不是單方向拉大，而是互相逼近。

誤讀 3：“自研 ASIC 的雲端廠商不再需要購買 GPU” 糾偏：現實中，Google、亞馬遜等即使已大規模部署自研 ASIC，依然在大量採購 NVIDIA GPU。大型資料中心普遍採用異構計算策略：GPU 承擔模型研發、訓練及多種複雜推論；ASIC 專注大規模的、穩態的、對成本最敏感的業務。兩者互補，而非替代。對於許多企業，即便有自研晶片，也會因為時間視窗和生態問題繼續外購 GPU。

誤讀 4：“峰值算力高的 ASIC 就一定更強” 糾偏：實際效能取決於編譯器對映效率、記憶體頻寬、批處理大小和延遲允許度。許多卡片標稱 TOPS 很高，但受限於記憶體頻寬或軟體棧，真實吞吐僅為峰值的 20%‑30%。應關注在目標模型上的實測 Token rate、延遲和功耗，而非只看紙面峰值。

13 最新事件

（截至 2025 年初公開報道，不含未經驗證的小道訊息）

• Google 釋出第六代 TPU Trillium：2024 年 5 月 Google Cloud 宣佈推出 TPU v6（代號 Trillium），在能效和算力上進一步提升，主要指向大型模型推論與訓練，單 Pod 可連線數千晶片。（來源：Google Cloud Blog, 2024 年 5 月）
• AWS Trainium2 進入量產部署：亞馬遜 2023 年底釋出 Trainium2 晶片，2024 年逐步開放例項，其 Neuron 編譯器不斷更新以支援更多模型，與 Anthropic 等合作伙伴深度整合。（來源：AWS 官方新聞, 2023‑2024）
• Meta 推出自研推論晶片：Meta 在 2024 年公開了其專為推薦系統和大型模型推論設計的定製 ASIC（代號 Artemis），顯示其逐步擺脫對外部 GPU 單一依賴的決心。（來源：Meta 技術部落格及外媒報道，2024）
• 微軟 Azure 定製晶片 Maia 和新動態：微軟 2023 年揭露 Maia 100 推論晶片，2024 年已用於 Azure 內部執行部分 AI 服務，並計劃後續推出更新版本。（來源：Microsoft 官方部落格, 2023‑2024）
• Groq LPU 引發推論速度熱潮：Groq 的 LPU（語言處理單元）在 2024 年初公開演示中以每秒數百 Token 的速度執行 Llama 模型，引發行業對“無 HBM 全 SRAM 架構”的關注。（來源：Groq 官方 demo 及多篇獨立分析）
• 中國本土 ASIC 進展：海光資訊、寒武紀等國產 AI 晶片在運營商、金融等領域的採購中多次中標；多款推論和訓練產品完成適配國內大型模型，並逐步擴大產能。但先進製程受出口管制影響仍存不確定性。（來源：公開招投標資訊與企業公告，2023‑2024）
• 先進封裝與 HBM 產能持續擴張：台積電 2024 年逐季增加 CoWoS 產能，並規劃 2025 年繼續大幅提升；三星、美光 HBM3e 開始出貨，進一步緩解供應緊張，但仍未完全滿足需求。（來源：各公司財報電話會議）

14 追蹤指標

要持續把握 AI ASIC 行業的進展與景氣度，建議追蹤以下指標：

• 流片與產品路線圖兌現：關注頭部雲端廠商和獨立 ASIC 公司的官方釋出時間、型號、工藝節點及量產時間，推遲往往反映技術或供應鏈問題。
• 編譯器與架構覆蓋率：定期檢視相關編譯棧（如 Google JAX/XLA、AWS Neuron SDK）的更新日誌，統計支援的主流模型數量和新運算元型別，衡量軟體成熟度。
• 供應鏈瓶頸訊號：台積電季度法說會揭露的 CoWoS 產能、資本支出；SK 海力士/三星 HBM 出貨量和展望；相關裝置商和封裝基板廠商的訂單資料可提前 3‑6 個月預判 ASIC 放量節奏。
• 公開效能評測：獨立 MLPerf Inference/Training 基準測試中的 AI ASIC 成績，對比同代 GPU，觀察實測能效和延時表現，注意提交平台的配置和批次大小。
• 雲端廠商資本支出結構：Amazon、Google、Microsoft、Meta 等財報中，對 IT 基礎設施支出的結構變化，特別是有多少比例轉向內部晶片研發或部署，可體現自研 ASIC 的應用程序。
• 大客戶設計與訂單公告：晶片公司宣佈與關鍵客戶的合作、或伺服器系統商推出基於某 ASIC 的整機方案，是可驗證的商業化訊號。
• 地緣政策動向：美國商務部 BIS 對先進計算晶片和半導體制造裝置的出口管制修訂，直接影響國內 ASIC 廠商的 IP 獲取、製造與海外市場空間。
• 邊緣 AI 晶片出貨量：手機 SoC 內建 NPU 的滲透率、ADAS 域控制器採用國產 AI 晶片的比例、智慧家居裝置 AI 功能升級節奏，這些資料可通過分析出貨報告和產品拆解獲取。
• 新架構論文與專利：密切關注 ISSCC、Hot Chips、IEEE Micro 等頂級會議中關於新型脈動陣列、近存計算、稀疏引擎、動態編譯器的論文，它們往往預示著未來 2‑3 年的產品方向。

15 信源

以下為本文參考的主要資訊源與推薦持續關注的渠道，以便讀者交叉驗證與深入學習：

• 學術論文與會議：N.P. Jouppi 等，“In‑Datacenter Performance Analysis of a Tensor Processing Unit,” ISCA 2017；及後續 TPU 系列論文（ISCA、IEEE Micro）；ISSCC、Hot Chips 每年 ASIC 相關簡報。
• 雲端廠商官方技術部落格：Google Cloud Blog（TPU 釋出及更新）、AWS Machine Learning Blog（Trainium/Inferentia）、Meta Engineering Blog、Azure Blog 等。
• 半導體市場研究機構：Yole Intelligence、IDC、Omdia、Counterpoint Research、TrendForce 等釋出的付費報告及公開摘要。
• 上市公司公開揭露：台積電、三星、SK 海力士等供應商的法說會、季報和年報；NVIDIA 季度財報中關於資料中心營收的細分（雖不直接涉及 ASIC，但可比較市場動態）；Google、Amazon、Microsoft 等雲端廠商資本支出與晶片架構揭露。
• 行業媒體與評測：AnandTech、Semianalysis（需付費）、Next Platform、EETimes 等對特定晶片的架構分析和效能測試。
• 國內監管與公開採購：中國政府採購網、各省市算力平台公告中涉及國產 AI 晶片的中標資訊；BIS 出口管制清單與規則更新。
• 開源編譯器專案：MLIR、Apache TVM、OpenXLA（Google）等程式碼倉庫進展，可反映軟體棧活力與社群支援度。

請注意，本文中涉及的所有財務、市場、份額及產能數字均儘量註明對應年度、口徑及來源線索。對於通過公開資料仍無法確定的資料，文中已使用“公開資料未見”“未充分揭露”等表述予以說明，未進行編造或猜測。具體決策需依據最新的一手權威資訊。