ATPG
⚡ 1. 3 秒看懂
ATPG（Automatic Test Pattern Generation） 是晶片可測性設計流程的智慧決策中樞。它運用特定演算法，自動計算出最優的測試輸入序列，在最短機臺時間內用最低測試成本覆蓋最多的製造缺陷，將良率從“機率事件”提升為可控的生產指標。
它是連線晶片設計、晶圓生產與封裝測試三大環節的工程橋樑。
🔍 2. 3 分鐘產業解釋
2.1 一句話定義
ATPG 是一種將晶片缺陷檢測問題轉化為數學最佳化問題的系統化工具流程。它讀取晶片門級網表，根據預設的故障模型，自動生成一組能激發並傳播故障效應的輸入向量，使得自動測試裝置可以在數秒內給出“合格/不合格”的精確裁決。
2.2 為什麼是人工智慧產業鏈的隱形基石？
| 維度 | 產業邏輯 |
|---|
| 算力極限的壓艙石 | AI 晶片電晶體數量已突破千億量級，其測試複雜度呈指數級增長。沒有 ATPG 自動化，AI 硬體的成本結構將崩塌。 |
| 先進工藝的良率保險 | 進入 5nm/3nm 及 GAA 時代，製造缺陷型別已從簡單的短路/斷路演變為複雜的時序相關缺陷，ATPG 是唯一能系統性應對的手段。 |
| 異構整合的關鍵技術 | Chiplet、HBM 堆疊等 2.5D/3D 封裝引入大量矽中介層和微凸塊互連，其缺陷模型與測試訪問機制完全不同於傳統 SoC，要求 ATPG 進行範式重構。 |
2.3 關鍵資料速查
| 指標 | 數值 | 統計口徑 / 來源 |
|---|
| 全球 DFT/ATPG EDA 市場規模 | 18–22 億美元（2024E） | 行業綜合估算，含 DFT 全流程工具許可、IP 及諮詢服務營收 |
| 先進工藝晶片測試總成本佔比 | 可佔單顆晶片總製造成本的 30%–50% | 2023 年業界經驗資料，源自 TSMC 等代工廠關於 CoWoS 封裝測試環節的公開討論 |
| 典型測試覆蓋率目標 | ≥ 98% stuck-at，≥ 95% transition delay | 全球頭部 SoC 設計公司量產籤核標準（2024 年口徑，公開資料未見單家公司揭露） |
🎓 3. 技術原理
3.1 基本流程架構
ATPG 並非孤立工具，而是內嵌於完整 DFT 流程的核心步驟：
graph LR
A[RTL 設計] --> B[邏輯綜合]
B --> C[門級網表]
C --> D[DFT 插入]
D --> E[ATPG 生成向量]
E --> F[帶測試向量的網表]
F --> G[ATE 機臺執行]
輸入：插入了掃描鏈和測試壓縮邏輯的門級網表、庫單元的故障模型庫。
輸出：一個高度最佳化的二進位制測試向量集，精確描述了每一拍時鐘下外部測試通道應施加的激勵值和期望的響應值。
3.2 核心故障模型深度解析
故障模型是 ATPG 的物理世界抽象，定義了它要檢測什麼。
| 故障模型 | 物理缺陷對映 | 演算法複雜度 | 工業地位 |
|---|
| Stuck-at Fault | 訊號線對電源/地永久短路 | NP-Complete | 基石，所有 ATPG 工具預設啟動模式。 |
| Transition Delay Fault | 電晶體慢開關導致的時序違規 | NP-Complete | 先進工藝必備，需 at-speed 測試，對片上時鐘要求極高。 |
| Path Delay Fault | 關鍵路徑累積延遲超限 | 極高 | 只用於關鍵路徑分析，因其路徑空間指數級爆炸。 |
| Bridging Fault | 相鄰互連線間寄生短路 | 中高 | 隨著 FinFET/GAA 工藝線寬和間距縮小，重要性急劇上升。 |
| Cell-Aware Fault | 標準單元內部電晶體級物理缺陷 | 最高 | 高階晶片標配，需 SPICE 模擬提取單元內部缺陷特徵。 |
Cell-Aware ATPG 里程碑：該技術由 NXP 在 2011 年前後率先實現工業級落地（參考 V. Chandramouli 等人在 ITC 2011 的論文），可將出貨缺陷率降低 30%–50%，是汽車電子和高階計算晶片實現“近乎零缺陷”的關鍵。
3.3 演算法演進：從啟發式到未來
| 階段 | 代表演算法 | 核心思想與貢獻 |
|---|
| 拓荒時代 | D-Algorithm (1966) | 首次將測試生成問題形式化為符號傳播問題，引入D-立方。 |
| 效率革命 | PODEM (1981) / FAN (1983) | 將搜尋空間從門約束到輸入埠，大幅降低迴溯次數。 |
| 工業級引擎 | SAT-based ATPG (1990s末–至今) | 將故障檢測編碼為布林可滿足性問題，利用現代SAT求解器的強大學習和跳躍能力，成為當今所有主流工具引擎。 |
| 未來演進 | AI/ML-guided ATPG | 研究前沿。利用圖神經網路或強化學習最佳化向量排序、故障取樣，以進一步壓縮向量集，目前工業落地案例公開資料未見。 |
📊 4. 關鍵引數
| 引數 | 定義 | 產業對標 |
|---|
| 故障覆蓋率 | 檢測到的故障與總可測故障的比率 | 代表測試質量。汽車晶片通常要求 >99.5%。 |
| 向量壓縮比 | 原始掃描向量量 vs. 壓縮後送至ATE通道的資料量 | 直接決定ATE記憶體深度和測試時間。業界領先水平可達 100x–400x。 |
| 每百萬缺陷數 | 流片後送達客戶的實際缺陷晶片比例 | 晶片失效率的終極衡量。汽車級 <1 DPPM；消費級 <500 DPPM。 |
| 測試時間 | 單顆晶片在ATE機臺上完成所有測試的任務執行時長 | 直接關聯機臺購置/租賃成本，是測試經濟性的核心指標。 |
🗺️ 5. 技術路線
5.1 主流技術象限對比
| 技術路線 | 核心理念 | 代表方案 | 優勢與侷限 |
|---|
| 嵌入式壓縮 | 在晶片內部增加壓縮/解壓邏輯，用極少外部通道控制大量內部掃描鏈。 | Synopsys DFTMAX, Siemens TestKompress | 主流方案，平衡性好。侷限：晶片面積和佈線開銷。 |
| 邏輯內建自測試 | 晶片內部生成偽隨機向量並壓縮響應簽名。 | 各EDA工具內建LBIST方案 | 外部依賴最低，適用於系統級線上測試。侷限：覆蓋率天花板低於外部ATPG。 |
| IEEE 1687 (IJTAG) 生態系統 | 標準化片上儀器的控制和訪問網路。 | Siemens Tessent IJTAG | 模組化、可重用性強，對複雜異構晶片管理優勢巨大。 |
| 流式掃描網路 | 基於高速序列協議(如PCIe)動態載入測試向量，消除ATE通道限制。 | 自定義/新興方案 | 極高頻寬，面向超大算力晶片的潛在方向。侷限：標準化程度低。 |
⛓️ 6. 上游
6.1 ATPG/DFT EDA 工具三巨頭
該市場高度集中，技術與知識壁壘極高。
| 公司 | 核心產品線 | 技術壁壘與2024年關鍵動態 |
|---|
| Synopsys (美國) | DFTMAX, TetraMAX II | 全流程融合壁壘。2024財年（截至2024年9月）總營收約 58.4 億美元（公司年報），強在從RTL到籤核的閉環，市場份額最大。 |
| Siemens EDA (美國/德國) | Tessent 產品家族 | Cell-Aware與診斷技術領先。源自2017年以約45億美元收購的Mentor Graphics，在汽車/工業等零缺陷高要求市場優勢明顯。 |
| Cadence (美國) | Modus DFT | 數字實現協同壁壘。2024財年總營收約 46.4 億美元（公司年報），與Palladium模擬器和Innovus後端緊密耦合，近年攻勢積極。 |
6.2 上游核心：ATE 裝置
ATPG 生成的向量最終必須由 ATE 裝置物理執行。
| 裝置商 | 市場地位 | 2023/2024年關鍵動態 |
|---|
| Advantest (日本) | SoC/邏輯測試機臺絕對霸主 | V93000 系列是執行先進 ATPG 向量的工業標準機臺。得益於 HPC/AI 晶片測試需求，其FY2023營收創歷史新高。 |
| Teradyne (美國) | 儲存/射頻/板卡測試領導者 | UltraFLEX 系列主攻複雜數字和射頻測試，在汽車電子市場表現強勁。 |
⚙️ 7. 下游
7.1 應用需求拉動的三大場景
| 下游場景 | 需求痛點 | ATPG技術挑戰 |
|---|
| AI 訓練/推論晶片 | 千億電晶體、Chiplet整合、高功耗 | 測試向量爆炸，異質整合介面的新缺陷模型，測試時間與成本失控風險。 |
| 汽車自動駕駛SoC | ISO 26262 ASIL-D 功能安全、零DPPM | 要求極高覆蓋率，需在系統層面執行 LBIST 進行上電自檢。 |
| 消費類AP/SoC | 極致成本、快速迭代 | 要求在儘可能短的測試時間內達成目標覆蓋率，倒逼向量壓縮和診斷效率提升。 |
🏢 8. 受益公司
8.1 ATPG 技術直接供應方 (工具賣水人)
| 公司 (股票程式碼 . 交易所) | 受益邏輯 | 風險敞口 |
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| Synopsys (SNPS . NASDAQ) | AI晶片設計複雜度直接驅動對其全流程DFT/ATPG工具的需求增長。 | 對未來業績預期已隱含在較高估值中。 |
| Siemens (SIEGY . OTC) | 其數字化工業軟體部門的增長點之一，生命、汽車等安全關鍵行業的數字化剛需。 | EDA並非其最大業務板塊，關注度較低。 |
| Cadence (CDNS . NASDAQ) | 數字全流程戰略的關鍵一環，是爭奪SoC設計整體解決方案的重要組成部分。 | 市場份額相對Synopsys較小，追趕難度大。 |
8.2 ATPG 相關測試產業鏈受益方
| 公司 (股票程式碼 . 交易所) | 受益邏輯 | 風險敞口 |
|---|
| Advantest (TYO: 6857) | AI/HPC晶片測試複雜度直接轉化為對其高階測試機臺的旺盛需求。 | 全球半導體資本支出週期波動影響。 |
| 日月光投控 (3711 . TWSE) | 作為全球最大封測代工廠，是最終物理測試的執行端，受益於先進封裝帶來的測試價值量提升。 | 測試業務獲利率波動。 |
📈 9. 市場規模
9.1 DFT/ATPG EDA 市場推演
- 2024 年：根據 ESD Alliance 釋出的季度資料結合行業溝通估算，純 DFT 工具（含 ATPG、BIST、診斷）的市場規模約 18–22 億美元（2024E，公開資料未見精確拆分）。它本身是個“小而美”但價值極高的細分市場。
- 2022-2027E 複合年增長率：預估在 12%–15% 區間。核心驅動力來自先進工藝節點（5nm及以下）的設計啟動數量增長、Chiplet 異構整合帶來的新測試挑戰、以及汽車電子的零缺陷要求。
- 間接市場拉動：對 ATE 市場的拉動效應更為顯著。IP 與合作模式意味著每1美元的 ATPG 工具投入，可能撬動10美元級別的 ATE 硬體採購。
🎭 10. 玩家對比
10.1 工具廠商核心能力雷達圖解讀
（本對比基於2024年行業共識和公開使用者反饋，不包含具體量化評分）
| 維度 | Synopsys (SNPS) | Siemens EDA | Cadence (CDNS) |
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| 綜合與後端整合度 | 行業領導者 | 依賴第三方 | 高度整合 |
| Cell-Aware ATPG 技術深度 | 響應跟隨 | 技術開創者與領先者 | 功能持平 |
| 故障診斷與良率分析 | 強 | 最強（Tessent Diagnosis） | 發展迅速 |
| 測試壓縮效率（典型值） | 200x–400x | 150x–300x | 100x–250x |
| 商業模式 | 捆綁銷售 | 單點工具/解決方案 | 捆綁銷售 |
10.2 設計公司內部 DFT 能力對比維度
| 公司型別 | 代表企業 | DFT/ATPG 內部團隊特點 | 工具依賴度 |
|---|
| AI晶片新貴 | NVIDIA, AMD, 寒武紀 | 自研能力強，深度參與 ATPG 策略和壓縮架構定義，以應對獨特架構。 | 深度定製化使用 |
| 系統廠商 | Apple, Google (TPU), 華為海思 | 追求設計流程的高度自動化，偏好端到端的全流程解決方案。 | 高度依賴 |
| 汽車/工業IDM | NXP, Infineon, TI | 擁有數十年的DFT方法論沉澱，深度參與工具需求定義，並與ATE形成閉環。 | 定製化封裝 |
🌪️ 11. 風險
| 風險類別 | 具體風險項 | 潛在影響 |
|---|
| 技術壁壘風險 | 測試時間爆炸：電晶體密度增速快於測試頻寬增速，即便有壓縮，單晶片測試時間仍將拉長，侵蝕成本。 | 測試經濟學模型可能失效，導引良率與成本的平衡點失衡。 |
| 覆蓋率幻覺：迷信 Stuck-at 99.9% 覆蓋率。邏輯電路中的物理缺陷（如電阻性橋接、柵氧化層薄弱點）可能完全逃逸。 | 系統性漏篩，造成高代價的場外失效，尤其是汽車/醫療晶片。 |
| 供應鏈風險 | 地緣政治管制：2022/2023年美國對先進節點EDA出口管制，若未來進一步細化到DFT/ATPG領域，將對中國先進晶片設計造成“斷流”衝擊。 | 國內AI晶片企業的量產交付和迭代節奏可能被嚴重打斷。 |
| 商業模式風險 | 許可成本高企：三巨頭年度訂閱許可費用高昂（單專案數萬至百萬美元級），形成上癮性的高支出，擠壓中小型設計公司的獲利空間。 | 抑制創新，使得後發者難以承擔試錯成本。 |
🧐 12. 誤讀糾偏
| 常見誤讀 | 事實與糾偏 |
|---|
| “Fault Coverage達到100%就沒有缺陷了。” | 錯誤。 這只是針對特定模型的理論值。物理世界的缺陷無限多樣，Coverage 只反映測試質量，不保證零缺陷。 |
| “AI可以很快取代傳統ATPG演算法。” | 片面化描述。 AI/ML 目前更多在故障診斷、向量排序等外圍輔助任務上發揮作用，尚未觸及基於 SAT 的 ATPG 核心引擎。工業級替代是長期過程。 |
| “LBIST 完全可以取代外部 ATPG。” | 嚴重誤讀。 LBIST 是降低ATE依賴的手段，但其偽隨機特性難以達到外部ATPG的極致覆蓋率，兩者是互補關係，尤其在關鍵晶片上。 |
| “國產 EDA 公司很快就能做出對標三巨頭的 ATPG 工具。” | 低估了工程化難度。 ATPG 核心演算法可以通過論文復現，但經30年積累的工業級大規模電路處理能力、與ATE硬體的深度協同及良率分析閉環，構成極高的實戰壁壘。 |
🗞️ 13. 最新事件
- 2025年6月 Synopsys 釋出 DFT 技術白皮書：重點闡述面向 2nm 全環繞柵極電晶體的測試挑戰，推出基於版面配置感知的 ATPG 來應對新型缺陷。(來源：公司官網)
- 2025年5月 IEEE 歐洲測試研討會：多篇論文聚焦 Chiplet 互連的標準化測試架構（IEEE 1838）及其ATPG實現，反映異構整合測試的迫切性。(來源：會議議程)
- 2025年4月 Semiconductor Engineering 報告：汽車行業推動 ATPG 與系統級失效率分析的協同模擬，旨在從設計階段就量化功能安全指標的達成度。(來源：行業訪談)
- 2025年3月 Advantest 釋出面向 2.5D/3D 封裝的新型測試機臺：專門優化了高密度測試通道的並行執行能力，可直接從 ATPG 工具接收向量，大幅縮短資料傳輸瓶頸。(來源：公司新聞稿)
🧭 14. 追蹤指標
| 指標 | 追蹤方法 | 資訊來源 |
|---|
| Synopsys/Siemens/Cadence 季度財報中 EDA 工具營收增速。 | 對比其“DFT/測試”或“數字設計”板塊營收的年增率/季增率變化，作為市場需求的代理變數。 | 公司投資者關係頁面、SEC/德國財報電訊。 |
| Advantest V93000 與 Teradyne UltraFLEX 系列機臺的訂單出貨比。 | B/B 值 > 1 預示測試需求旺盛，是ATP相關需求的實物工作量體現。 | 公司季度業績簡報。 |
| 頂級學術會議（如 ITC, VTS, DAC）中 ATPG 相關論文焦點。 | 技術關鍵詞從SAF向Cell-Aware、3D、AI驅動的故障診斷轉移，反映技術落地節奏。 | 會議論文集、議程入口網站。 |
| 全球先進工藝（7nm及以下）晶圓月投片當量。 | 每片晶圓都必須經過測試，該資料是 ATPG 最終需求的物理基數。 | SIA, IC Insights, 主要代工廠 (TSMC/Samsung) 財報。 |
📚 15. 信源
- L.-T. Wang, C.-W. Wu, X. Wen. 《VLSI Test Principles and Architectures: Design for Testability》。Morgan Kaufmann 出版社。 該領域經典權威教科書。
- **國際測試會議論文集。**每年一度全球最重要測試技術會議，是工業界和學術界釋出前沿成果的主陣地。
- **ESD Alliance 季度 EDA 市場統計報告。**提供最權威的EDA細分市場營收資料。
- **Synopsys, Siemens EDA, Cadence 官方產品手冊與白皮書。**第一手技術路線與產品引數來源。
- **愛德萬測試、泰瑞達等ATE裝置供應商公開年報與市場演示材料。**瞭解測試端硬體能力與成本約束的直接視窗。
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最後更新：2025 年 6 月
