老化測試 (Burn-in Test)

3 秒看懂

Burn-in Test 是半導體出廠前的”極限壓力體檢”：用高溫＋高電壓加速執行，把本來要幾個月才壞的”體質虛弱”晶片在幾小時內篩掉。 沒有它，你手裡的 GPU 可能在用 3 個月後就開始報錯。

3 分鐘產業解釋

為什麼需要 Burn-in？

半導體制造是奈米級的”手工藝”，再先進的產線也會產出帶微小缺陷的晶片——柵氧化層針孔、金屬互連微裂紋、封裝應力裂紋等。這些缺陷不會立刻導致晶片失效，但會在使用數月後逐漸暴露，這就是早期失效 (Infant Mortality)。

Burn-in 的邏輯很簡單：加速暴露，提前淘汰。通過在遠超正常使用條件的溫度（通常 125°C 以上）和電壓下執行晶片，缺陷的失效速度被加速數十到數百倍。本來需要在客戶手裡”病發”的晶片，在工廠裡就被攔下來了。

為什麼 AI 時代更關鍵？

AI 晶片有三個特徵讓 Burn-in 變得前所未有地重要：

Die 面積大：高階 AI 晶片 die 面積通常在數百 mm² 量級，面積越大，包含缺陷的機率越高。
整合複雜：HBM（高頻寬儲存器）通過 TSV 和微凸點堆疊多個 DRAM die，任何一顆 die 或一個互連點的缺陷都會導致整體失效。
可靠性要求極高：AI 訓練叢集中一塊 GPU 失效可能中斷數天的訓練任務，經濟損失巨大。

成本代價

Burn-in 是整個晶片測試流程中最昂貴的環節——高溫測試需要專用裝置、持續數小時到數天的能耗、以及高價值的 burn-in board 和 socket 消耗。對於高階 AI 晶片，Burn-in 測試成本可達每顆數美元量級 [行業估算]。

15 分鐘專家深入

Burn-in 在後道封測中的位置

晶片製造流程（簡化）：

晶圓製造 → 晶圓測試(CP) → 封裝 → 【Burn-in Test】→ 最終測試(FT) → 出貨
                                      ↑
                                 可靠性篩選
                                 最昂貴的測試環節

Burn-in 處於封裝之後、最終測試之前，是可靠性篩選 (Reliability Screening) 的核心步驟。它的目標不是驗證晶片”能不能用”（那是 CP 和 FT 的工作），而是驗證晶片”能不能長期穩定地用”。

動態 vs. 靜態 Burn-in

型別	描述	篩選效果	成本
靜態 Burn-in	僅施加高溫＋電壓，不執行功能測試	中等	較低
動態 Burn-in	在高溫＋電壓下持續執行功能測試程式	高	高（需配套 ATE）

動態 Burn-in 能更有效地啟用與工作狀態相關的缺陷（如特定邏輯路徑的時序問題），但需要更復雜的裝置支援。高階 AI 晶片通常採用動態 Burn-in。

Wafer-Level Burn-in (WLBI)

傳統 Burn-in 在封裝後進行——如果一顆 die 有缺陷，封裝它的成本（材料＋工藝時間）就浪費了。Wafer-level Burn-in 試圖將篩選前移到晶圓階段，從而避免封裝不良 die 的浪費。

現狀：WLBI 仍處於探索和有限應用階段。技術挑戰包括：晶圓級的高溫施加、探針卡的可靠性、以及測試覆蓋率的保證。目前主要在 HBM 等高階產品中有所嘗試 [行業報道]，尚未成為主流。

技術原理

1. 浴缸曲線 (Bathtub Curve) — Burn-in 的理論基礎

半導體器件的失效率 λ(t) 隨時間呈”浴缸”形分佈：

失效率 λ(t)
    │
    │\
    │ \          _______________
    │  \        /               \
    │   \      /                 \
    │    \    /                   \
    │     \  /                     \___
    │      \/
    └────────────────────────────────────→ 時間 t
    
    ←早期失效→  ←──有用壽命──→  ←磨損期→
   (Infant     (Useful Life)    (Wear-out)
   Mortality)
    
    ↑
    Burn-in 的目標：
    在出廠前"截斷"這一段

早期失效期：失效率隨時間遞減，缺陷晶片逐步失效。這一階段的失效時間分佈通常符合威布林分佈 (Weibull Distribution)，形狀引數 β < 1。

有用壽命期：失效率近似恆定，失效主要由隨機因素引起。

磨損期：失效率隨時間上升，器件因老化機制（如電遷移、TDDB）逐漸退化。

Burn-in 的作用：通過加速應力，將早期失效期從數月”壓縮”到數小時，在出廠前完成這一階段的篩選。

2. 加速模型 — 如何”壓縮時間”

Arrhenius 模型（溫度加速）

溫度是 Burn-in 最常用的加速應力。Arrhenius 模型描述了溫度對化學反應速率（即失效機制速率）的影響：

加速因子 AF_T = exp[ (Ea/k) × (1/T_use - 1/T_stress) ]

其中：
  Ea = 活化能 (eV)，取決於失效機制
       柵氧化層缺陷: Ea ≈ 0.3-0.7 eV [文獻值，因工藝而異]
       電遷移: Ea ≈ 0.7-1.0 eV [文獻值]
       金屬腐蝕: Ea ≈ 0.3-0.5 eV [文獻值]
  k = 玻爾茲曼常數 = 8.617 × 10⁻⁵ eV/K
  T_use = 使用溫度 (K)
  T_stress = 測試溫度 (K)

數值示例 [定性估算]：假設 Ea = 0.7 eV，使用溫度 55°C (328K)，測試溫度 125°C (398K)，則：

AF_T ≈ exp[(0.7/8.617e-5) × (1/328 - 1/398)]
     ≈ exp[8124 × (0.003049 - 0.002513)]
     ≈ exp[8124 × 0.000536]
     ≈ exp[4.35]
     ≈ 77×

即：125°C 下測試 1 小時 ≈ 55°C 下使用 77 小時的等效老化效果

電壓加速模型

AF_V = (V_stress / V_use)^n

其中 n 為電壓加速指數，取決於失效機制 [因機制而異，典型值在數到十數之間]

多應力協同

實際 Burn-in 通常同時施加溫度、電壓、有時還有溼度等多種應力。多應力的協同效應使得總加速因子可能遠大於單一應力的簡單乘積，但精確建模更為複雜。

3. 激發的缺陷型別

缺陷型別	描述	激發機制
柵氧化層缺陷	針孔、陷阱態，導致漏電或擊穿	高溫＋高電場加速 TDDB (Time-Dependent Dielectric Breakdown)
金屬互連缺陷	微裂紋、空洞，導致開路或高阻	高溫加速應力遷移和電遷移
接觸孔/通孔缺陷	填充不良、介面分層	熱應力加速
封裝缺陷	鍵合線斷裂、基板翹曲、underfill 分層	熱膨脹係數失配導致的熱機械應力
潛伏缺陷 (Latent Defect)	不立即導致失效，但降低器件裕度	應力條件下被”啟用”，表現為引數漂移

4. IDDQ 測試在 Burn-in 中的應用

IDDQ (靜態電源電流) 測試是 Burn-in 中常用的篩選手段之一。原理是：缺陷晶片在靜態（非切換）狀態下的漏電流通常顯著高於正常晶片。通過監測 IDDQ，可以識別潛在的柵氧化層缺陷和橋接缺陷。

技術演進史

時期	驅動因素	關鍵進展
1960s-1970s	軍事與航天需求	Burn-in 概念確立；用於篩選高可靠性 IC；MIL-STD-883 標準制定
1980s-1990s	消費電子普及，測試成本敏感	加速模型（Arrhenius、Coffin-Manson）系統化應用；JEDEC 標準（如 JESD22-A108）規範 Burn-in 方法
2000s	工藝微縮，良率提升	部分廠商開始探索減少 Burn-in 時間；統計學方法（如 RDA - Reliability Data Analysis）用於最佳化測試方案
2010s	成本壓力加劇	”Zero Burn-in”概念出現；WLBI 技術探索；部分成熟工藝產品取消或簡化 Burn-in
2020s	AI 晶片爆發，先進封裝	HBM 等高階產品對 Burn-in 需求回升；Burn-in 成為 AI 晶片供應鏈瓶頸之一；裝置和耗材需求大幅增長

關鍵趨勢：行業一直在”測試覆蓋率”與”測試成本”之間尋找平衡。AI 時代，高價值晶片的可靠性要求使得”減少 Burn-in”的趨勢出現區域性逆轉——對高階產品，Burn-in 不但沒有被削減，反而變得更加關鍵和昂貴。

技術路線對比

維度	傳統封裝級 Burn-in	Wafer-Level Burn-in (WLBI)	工藝最佳化替代方案
測試時機	封裝後	晶圓級（封裝前）	不做 Burn-in，依賴工藝質量
主要優勢	技術成熟、流程標準化	可提前篩選，避免封裝不良 die 的浪費	成本最低
主要劣勢	不良 die 已產生封裝成本	技術難度高，需定製探針卡和裝置	可靠性風險高，僅適用於低風險產品
技術成熟度	高	低-中（仍在探索）	N/A
適用場景	通用	HBM 等高階產品（有限應用）	成熟工藝、低可靠性要求產品
成本影響	中-高（取決於測試時間）	前期投入高，但可節省封裝浪費	最低

維度	靜態 Burn-in	動態 Burn-in
應力施加	高溫＋電壓，無功能執行	高溫＋電壓＋功能測試
篩選能力	中等（主要篩選與應力相關的缺陷）	高（可篩選與工作狀態相關的缺陷）
裝置要求	相對簡單（burn-in oven）	複雜（需配套 ATE 或 BIST）
成本	較低	較高
典型應用	成熟工藝、低複雜度晶片	先進工藝、高複雜度晶片（如 AI GPU）

上下游

產業鏈結構

上游 (裝置/耗材)              中游 (測試執行)              下游 (需求方)
┌─────────────────┐         ┌─────────────────┐         ┌─────────────────┐
│ Burn-in 裝置     │         │ OSAT 廠商        │         │ AI 晶片設計公司   │
│ ESPEC            │         │ ASE (日月光)     │         │ NVIDIA           │
│ Heller Industries │   ──→   │ Amkor (安靠)     │   ──→   │ AMD              │
│ 等               │         │ 長電科技         │         │ 等               │
├─────────────────┤         │ 等               │         ├─────────────────┤
│ Burn-in Board    │         ├─────────────────┤         │ 車規晶片廠商      │
│ (BiB) 製造商     │         │ IDM 廠商         │         │ 各主要車規晶片     │
│ 多家專業供應商    │         │ Intel            │         │ 供應商            │
├─────────────────┤         │ Samsung          │         ├─────────────────┤
│ 測試 Socket      │         │ SK 海力士         │         │ 其他 Fabless     │
│ 供應商           │         │ (部分內部測試)    │         │ 設計公司          │
└─────────────────┘         └─────────────────┘         └─────────────────┘

關鍵瓶頸

HBM Burn-in 產能：HBM 是 AI 晶片的關鍵元件，其 Burn-in 測試產能直接影響 HBM 的有效出貨量，成為供應鏈瓶頸之一 [行業共識]。
高階 Burn-in Board：AI 晶片功耗高、引腳多，對 Burn-in Board 的設計和製造提出更高要求。
裝置交期：隨著需求增長，Burn-in 裝置的交期可能出現延長。

關鍵指標

指標	含義	典型範圍 [行業通用認知，具體值因產品而異]
測試溫度	Burn-in 施加的環境溫度	消費級: ~125°C；車規級: ~150°C 或更高 [因標準而異]
應力電壓	施加的電壓水平	通常為額定電壓的 1.1-1.3× [定性範圍]
測試時間	Burn-in 持續時間	消費級: 數小時；高階/車規: 數十小時至 168h+ [因產品而異]
加速因子 (AF)	應力條件下相對於正常使用的時間加速倍數	10-1000× [因應力條件和失效機制而異]
篩選逃逸率	通過 Burn-in 但實際有缺陷的晶片比例	目標為零，實際值未充分公開
IDDQ	高溫下的靜態電源電流	用於篩選，具體閾值因產品而定

供需與市場資料

市場規模

全球半導體測試裝置市場：規模達數百億美元量級 [行業報告]，Burn-in 作為測試流程的關鍵環節，在其中佔有重要份額。
Burn-in 裝置及耗材：受益於 AI 晶片和車規晶片的增長，需求持續上升 [行業共識]。

需求驅動

驅動因素	影響
AI 晶片出貨量增長	高階晶片 Burn-in 時間長、成本高，推動裝置和耗材需求
HBM 產能擴張	HBM 的 Burn-in 是關鍵瓶頸，產能擴張需要配套 Burn-in 裝置
車規晶片可靠性要求提升	車規標準（如 AEC-Q100）對 Burn-in 有嚴格要求
中國半導體自主可控	國內 OSAT 擴產，帶動本土 Burn-in 裝置需求

供給格局

Burn-in 裝置市場相對分散，無單一廠商佔據絕對主導 [行業認知]。
Burn-in Board 和 Socket 市場由多家專業供應商參與。
OSAT 廠商的 Burn-in 產能是滿足下游需求的關鍵。

代表公司與資本對映

環節	代表公司	備註
Burn-in 裝置	ESPEC、Heller Industries 等	全球性供應商
Burn-in Board/Socket	多家專業供應商	市場相對分散
OSAT (測試服務)	ASE (日月光)、Amkor (安靠)、長電科技	全球前三 OSAT，均具備 Burn-in 能力
IDM (內部測試)	Intel、Samsung、SK 海力士	部分產品內部完成 Burn-in

投資對映邏輯：

AI 晶片出貨增長 → HBM 需求增長 → Burn-in 測試需求增長 → 裝置和耗材供應商受益
關注：擁有 Burn-in 產能的 OSAT 廠商、Burn-in 裝置/耗材供應商

投資邏輯

核心看點

AI 驅動的結構性需求增長：高階 AI 晶片（GPU、HBM）的 Burn-in 需求量和單位成本均顯著高於傳統晶片，AI 出貨量增長直接拉動 Burn-in 環節的產值增長。
HBM 供應鏈瓶頸：HBM 的 Burn-in 是其產能擴張的關鍵瓶頸之一。能夠提供高效 Burn-in 方案的廠商將獲得競爭優勢。
車規晶片的確定性需求：車規晶片的可靠性要求嚴格，Burn-in 是強制性環節，受汽車電子增長驅動，需求確定性高。
中國市場的國產替代機會：國內 OSAT 廠商擴產，本土 Burn-in 裝置/耗材供應商有望受益。

風險因素

Burn-in 被簡化的風險：如果工藝質量持續提升，部分產品可能減少或取消 Burn-in，影響長期需求。
裝置競爭加劇：裝置供應商增多可能導致價格競爭。
替代技術的競爭：如 BIST（內建自測試）等技術的發展可能部分替代傳統 Burn-in。

常見誤讀糾偏

誤讀 1：“先進製程晶片不需要 Burn-in”

糾偏：這是一個危險的誤解。先進製程（如 5nm、3nm）的電晶體尺寸更小，缺陷敏感度反而更高——同樣尺寸的缺陷在先進工藝中可能導致更嚴重的失效。此外，先進封裝（如 CoWoS、HBM 堆疊）引入了新的可靠性風險（如 TSV 互連、微凸點鍵合），這些都需要通過 Burn-in 來篩選。實際上，高階 AI 晶片的 Burn-in 需求比傳統晶片更強，而非更弱。

誤讀 2：“Burn-in 只是浪費時間和成本，可以通過工藝最佳化完全替代”

糾偏：工藝最佳化確實可以減少缺陷率，但無法完全消除隨機缺陷。對於高價值、高可靠性要求的晶片（如 AI GPU、車規晶片），Burn-in 仍然是不可或缺的最後一道防線。“Zero Burn-in” 策略僅適用於少數成熟工藝、低風險產品，不應泛化到所有場景。

誤讀 3：“Burn-in 測試時間越長越好”

糾偏：並非如此。Burn-in 存在過度測試 (Over-screening) 的風險——過長的測試時間或過高的應力條件可能導致本來健康的晶片被”損傷”，反而降低良率。最優的 Burn-in 方案需要在篩選效果和過度篩選之間找到平衡點，通常通過可靠性資料分析 (RDA) 來確定。

誤讀 4：“Burn-in 只篩選製造缺陷，與設計無關”

糾偏：Burn-in 主要篩選製造缺陷，但設計裕度 (Design Margin) 會影響 Burn-in 的篩選效果。設計裕度不足的晶片在 Burn-in 的高溫高電壓條件下更容易表現為失效，這反過來可以為設計團隊提供反饋。

學習路徑

入門階段

瞭解半導體制造和封測的基本流程
理解浴缸曲線和早期失效的概念
閱讀 JEDEC JESD22-A108 標準（Burn-in 測試方法）

進階階段

學習加速壽命測試 (ALT) 的理論基礎——Arrhenius 模型、Coffin-Manson 模型
瞭解主要失效機制——TDDB、電遷移、應力遷移
研究 HBM 和先進封裝的可靠性挑戰

專家階段

學習統計學方法在可靠性篩選中的應用 (RDA)
研究 WLBI 的技術進展和挑戰
關注行業會議（IRPS、IEMT 等）的最新論文

一句話總結

Burn-in Test 是通過高溫高電壓加速應力篩選早期失效晶片的可靠性測試，是 AI 時代保障高階晶片長期穩定執行的關鍵環節，也是測試成本的主要消耗點——行業正持續在測試覆蓋率與成本效率之間尋求最優平衡。

延伸閱讀與來源

標準與規範

JEDEC JESD22-A108: “Temperature, Bias, and Operating Life” — Burn-in 測試的行業標準方法
MIL-STD-883: 軍用電子元器件測試標準，包含 Burn-in 相關要求
AEC-Q100: 車規晶片可靠性標準，對 Burn-in 有明確要求

行業報告與分析

各主要 OSAT 廠商（ASE、Amkor、長電科技）年報/投資者日材料
半導體測試裝置行業分析報告 [各類行業研究機構]

學術與技術資源

IEEE International Reliability Physics Symposium (IRPS) 論文集
IEEE International Conference on Electronic Manufacturing Technology (IEMT) 論文集
VLSI Symposium 中關於先進工藝可靠性篩選的相關論文

公司資料

ESPEC、Heller Industries 等裝置廠商的產品技術文件
各 OSAT 廠商的技術白皮書和工藝能力介紹

本頁內容基於行業通用知識和公開資料整理。具體數字和規格因廠商、產品、工藝節點而異，標註 [行業估算]、[行業共識]、[因產品而異] 等處均為定性表述，非精確資料。投資決策請以最新官方揭露和專業研究為準。