CPU IP
3秒看懂
CPU IP（CPU IP Core）即處理器智慧財產權核，是一顆完整 CPU 的“設計圖紙”（以數字程式碼形式存在），授權給晶片公司，後者將其整合到自己的系統級晶片（SoC）中。
通俗類比：CPU IP 就像造汽車的發動機設計藍圖和臺架標定——車廠不必從零研發發動機，買授權即可快速推出不同車型。最典型的例子：你手機裡的高通驍龍、聯發科天璣晶片，其CPU部分絕大多數採用 Arm 的 CPU IP（Cortex-A/X系列）。
另一條技術路線是 RISC-V 開放指令集架構，催生了大量免費/低成本的 CPU IP（如 SiFive、晶心科技提供），被視為打破 Arm 生態壟斷的重要力量。
3分鐘產業解釋
一顆現代 SoC 動輒數十億電晶體，CPU 只是其中一部分，但其設計複雜度極高。晶片公司買 CPU IP，買的是通過矽驗證（silicon-proven）的邏輯設計，通常以 RTL（暫存器傳輸級）程式碼的形式交付，並附帶驗證環境、參考實現、軟體開發工具等。
CPU IP 按交付形態分為三類：
- 軟核（Soft Core）：交付 RTL 程式碼，可重新綜合到不同工藝庫，靈活但效能/面積上限需要客戶自行最佳化。
- 硬核（Hard Core）：交付已針對特定工藝節點最佳化的 GDSII 版圖，效能/功耗/面積確定，黑盒整合，多見於要求極限效能的場景（如 Arm 的某些伺服器版 CPU IP）。
- 固核（Firm Core）：介於二者之間，提供經過版面配置規劃但未最終佈線的網表，給客戶留有少量調整空間。
商業模型：IP 供應商收取一次性授權費（License fee）和/或按晶片出貨量收取版稅（Royalty）。Arm 是目前該模式的絕對霸主，IP 授權覆蓋全球絕大多數智慧手機、平板、IoT 裝置。RISC-V 生態則以開放 ISA 為基底，許多創業公司採用“開源 IP + 增值服務”或極低授權費的方式切入，衝擊原有商業格局。
為什麼重要：CPU IP 讓 SoC 公司無需耗費 5~10 年從零研發 CPU，極大降低了高效能晶片的准入門檻。同時 IP 的成熟度和生態（作業系統、編譯器、工具鏈支援）直接決定了最終晶片能否被市場接受。
15分鐘專家深入
CPU IP 的深層價值在於指令集架構（ISA） + 微架構實現 + 驗證與生態三重護城河。ISA 定義了軟體與硬體的契約：ARMv8/v9、x86-64、RISC-V RV64GC 等。但同一 ISA 下，不同 IP 供應商的實現千差萬別——前端取指寬度、分支預測演算法、快取層級、執行埠數量、亂序視窗大小等微架構引數，決定了 PPA（效能、功耗、面積）。
以 Arm 為例，其 CPU IP 分為三條核心產品線：
- Cortex-A（應用處理器）：驅動智慧手機、伺服器等，最新大核如 Cortex-X4、A720 等，著重單執行緒效能與能效。
- Cortex-R（即時處理器）：用於儲存控制器、汽車安全島，強調確定性中斷響應和功能安全（FuSa）。
- Cortex-M（微控制器）：物聯網、感測器中樞，極低功耗，佔據全球 MCU IP 大半份額。
RISC-V 的破局：RISC-V 本身不是 IP，而是免費開源的 ISA 規範。任何人都可以基於此設計自己的 CPU IP（如 SiFive Performance 系列、Andes AX45 等），或使用開源 IP（如 Rocket、BOOM）。其優勢在於無 ISA 授權費、可自由定製指令擴充套件（向量、安全等），在 AIoT、加速器控制、甚至 RISC-V 筆記型電腦領域快速崛起。但碎片化風險（各家擴充套件互不相容）和高效能 IP 的稀缺仍是主要瓶頸。
更深一層：現代 CPU IP 早已不是純硬體，而是一個軟硬協同棧。它包括：
- 韌體（TF-A、OP-TEE）
- 除錯與 trace 子系統（CoreSight 等）
- 效能監控單元（PMU）
- 功能安全包
- 針對 Android/Linux/RTOS 的最佳化補丁 缺失任何一環，晶片公司都無法快速量產。
平行計算、DynamIQ 叢集技術（Arm）讓 SoC 能靈活搭配大小核，實現多核異構，這背後需要複雜的快取一致性協議（AMBA CHI, ACE）和中斷控制器（GIC），也是 CPU IP 供應商的關鍵交付物。
技術原理
ISA 與微架構的分立
CPU IP 核心層的技術原理可從“指令集-微架構-物理實現”三層理解。
- 指令集架構（ISA）：規定資料型別、暫存器集、定址模式、異常模型等。例如 Arm A-profile 的 A64 指令集、RISC-V 的 RV64IMAFDC。ISA 是靜態規範，IP 核是基於該規範的具體實現。
- 微架構：將 ISA 翻譯為流水線、功能單元、快取、分支預測器等的具體設計。現代高效能 CPU IP 普遍採用深度流水線、超標量亂序執行（Out-of-Order）、推測執行。
一個簡化的亂序執行流水線示意（可用 ASCII 表示）：
取指 -> 譯碼 -> 重新命名 -> 發射 -> 執行 -> 提交
↑ │ │
└──分支預測器 │
└──────── 快取層次 ───────────┘取指階段：根據 PC 和分支預測從 ICache 取出指令，送入譯碼單元。譯碼將指令分解為微操作（μOPs），經過暫存器重新命名消除假相關，然後發射到保留站等待運算元就緒，多執行單元（ALU、FPU、SIMD/向量）並行執行，最後按程式序提交結果。
關鍵引數（定性）：
- 取指寬度：每週期可取的指令數，高階 IP 通常 4~8 條。
- 發射寬度：每週期可發射到執行單元的 μOP 數，常見 4~10。
- 亂序視窗（ROB）大小：決定可同時飛行的指令數，深度影響挖掘並行性的能力，高階 IP 可達數百項。
- 快取結構：L1 指令/資料快取一般為 32
64 KiB，L2 快取 128512 KiB，通過 CHI 等協議與 L3 及系統快取維持一致性。 - SIMD/向量寬度：Arm 有 NEON/SVE（可擴充套件向量），RISC-V 有 V 擴充套件，寬度 128~256 bit 起步。
軟核與硬核的實現差異：
- 軟核交付 RTL，使用者使用標準單元庫綜合，效能取決於所用庫和約束，面積功耗由工具決定。
- 硬核已針對特定工藝（如台積電 N5）手工最佳化物理設計，包含定製儲存器和特定標準單元，可獲得更高頻率和更低功耗，但無靈活性。
多核互聯與一致性
移動 SoC 常採用 DynamIQ 共享單元（DSU），一個 DSU 可連線多個 CPU 核心，內建 L3 快取與嗅探過濾器，通過 AMBA CHI 協議與外部記憶體系統互動。CPU IP 必須提供符合該協議的核心介面，並保證一致性訊息的正確處理。
安全與虛擬化
現代 CPU IP 普遍支援 TrustZone（安全世界/非安全世界）或 RISC-V 的 PMP/ePMP，並提供二級地址翻譯（Stage-2 MMU）以支撐 Hypervisor 虛擬化。這些機制在微架構中體現為額外的模式位、記憶體保護檢查單元和 TLB 標記。IP 供應商需提供完整的軟體棧驗證支援。
技術演進史
- 1970s-1980s 前 IP 時代：Intel 4004、8086、Motorola 68000 等均為內部設計，CPU 設計完全繫結晶片產品，無獨立 IP 商業。
- 1990s 初代 IP 商業化：MIPS 和 ARM 率先將 CPU 設計作為 IP 授權。ARM 於 1994 年推出 ARM7 核心，以低成本、低功耗打入嵌入式市場；MIPS 授權模式曾盛行於工作站和閘道器。
- 2000s ARM 生態爆發：隨著手機功能化，ARM11、Cortex-A8/A9 等 IP 被德州儀器、三星、高通廣泛採用。同時，Synopsys 的 ARC、Tensilica 的可配置處理器 IP 在特定 DSP/控制器領域興起。
- 2010s 64 位與大小核：ARMv8 引入 64 位，Cortex-A53/A57 大小核架構成熟，big.LITTLE 方案通過 IP 級的電源管理實現能效最優。伺服器 IP（如 Cortex-A72、Neoverse 系列）開始規劃。
- 2018-至今 RISC-V 衝擊與 AI 時代：RISC-V 基金會成立後，開源 IP 方案湧現，SiFive、Andes、阿里平頭哥等均推出商用級 IP。Arm 推出針對資料中心、邊緣的 Neoverse IP，並引入可擴充套件向量擴充套件（SVE）；Intel 推出 IFS 代工並開放 x86 授權（有限）。CPU IP 競爭進入 ISA 多元化和特定領域加速時期。
技術路線對比
| 維度 | ARM 路線（Arm Holdings） | RISC-V 路線（代表：SiFive, Andes） | x86 授權路線（AMD/Intel 不直接提供 IP，但曾有或有限） | 其他（ARC, Tensilica 等） |
|---|---|---|---|---|
| 指令集型別 | 專有 ISA（ARMv8/v9），不開放 | 開源 ISA，允許自由擴充套件 | 專有 x86-64，幾乎完全封閉 | 多為專有可配置 ISA，針對 DSP/控制 |
| 主要授權模式 | 架構授權 + IP 核授權，版稅模式成熟 | ISA 免費，IP 核授權費極低或開源，版稅少 | 極少 IP 授權，多為交叉許可 | 授權費+版稅，提供定製化工具鏈 |
| 生態成熟度 | 極其龐大，Android/iOS/Linux/Windows on Arm，工具鏈完善 | 快速成長，Linux、Android 官方支援，但碎片化是隱憂 | 完全統治 PC/伺服器，生態閉環 | 在特定垂直領域（音訊、基帶）成熟 |
| 效能上限（行業估算） | 行動端大核 SPECint 單執行緒可達數十檔分；伺服器 Neoverse V2 接近 x86 主流 | 高效能 IP（如 SiFive P670）逐步接近 Cortex-A78 水平，仍落後約 1~2 代 | 頂級效能，5~6 GHz，但功耗控制留給廠商 | 多為中等效能，強調特定計算效率 |
| 功耗範圍 | 從 µW 級 Cortex-M 到數 W 單核，覆蓋寬泛 | 類似，低功耗 MCU 至高效能應用均可 | 通常數 W 至百瓦級，適合有風扇場景 | 低功耗至幾瓦，側重硬即時 |
| 典型應用 | 手機、平板、IoT、汽車、伺服器、嵌入式 | IoT、加速器控制、邊緣計算，向伺服器起步 | PC、伺服器、遊戲機 | 音訊 DSP、基帶處理器、電源管理 MCU |
| 可定製性 | 有限，僅架構授權客戶可自研微架構，標準核不可改 | 極高，可自由擴充套件指令，但需自行維護工具鏈 | 極低 | 通過配置選項高度可定製，提供開發套件 |
上下游
上游：
- EDA 工具與 IP 開發依賴：Synopsys、Cadence 提供綜合、驗證、物理實現工具，CPU IP 開發需大量使用這些工具。
- 先進製程工藝資訊：台積電、三星等提供 PDK 和標準單元庫，硬核 IP 需與特定節點深度協同設計。
- 指令集標準制定：Arm 由公司內部定義，RISC-V 由 RISC-V International 協調，x86 由 Intel/AMD 事實主導。
下游：
- 晶片設計公司（Fabless/IDM）：高通、聯發科、展銳、TI、恩智浦、瑞薩等購買 CPU IP 整合到 SoC/MCU 中，搭配 GPU、NPU、自研 IP 等。
- 系統整合與軟體：OS 廠商（Google Android、微軟 Windows、Linux 發行版）需要針對 CPU IP 進行核心最佳化、編譯器最佳化（gcc/LLVM）。
- 終端產品與雲端服務：手機、汽車、伺服器廠商是最終受益者，它們依賴 SoC 內 CPU IP 的效能和相容性。
關鍵指標
評估 CPU IP 核心競爭力的常用指標：
PPA 三大基準：
- 效能：通常用 SPEC CPU 2017 單執行緒/多執行緒分數、Geekbench、CoreMark/MHz 等衡量（具體數值與製程強相關，同 IP 在不同工藝下分數不同，IP 供應商通常給出比較區間的“效能包絡”）。
- 功耗：特定效能點下的功耗（mW）或能效（Performance/watt）。對於移動 IP，嚴格的熱設計功耗（TDP）範圍是重要約束。
- 面積：在特定工藝庫下的綜合門數或 mm² 面積（不包括 L2/L3 快取時）。面積直接影響晶片成本。
其他關鍵指標：
- 頻率範圍：在典型工藝下可達的最高頻率。
- 亂序視窗大小 / 發射寬度：體現微架構激程序度。
- 快取子系統靈活性：可配置 Cache 大小、關聯度，是否支援 ECC。
- 功能安全等級：是否通過 ISO 26262 ASIL B/D 認證，提供相關安全包。
- 軟體相容性：Arm 保證了嚴格的向前相容，RISC-V 則需看 Profile 對齊情況。
- 生態完備度：支援的作業系統、RTOS、除錯 probe、韌體棧等。
由於缺乏具體廠商財報與實測資料庫引證，以上未提供精確量化數字，讀者可參考企業釋出的白皮書獲取最新資料。
供需與市場資料
CPU IP 市場高度集中且持續增長，主要驅動力來自物聯網、汽車電子、AI 終端以及資料中心對高效處理器的海量需求。
規模與格局（定性/估算）：
- Arm 在 CPU IP 授權市場長期佔據主導地位，尤其在移動、嵌入式 MCU 領域份額極高（行業估計超過 90% 的智慧手機晶片採用其 IP）。其每年 IP 授權營收約十億美元量級，版稅營收與其合作伙伴晶片出貨量掛鉤，年出貨量已逾 300 億顆晶片（Arm 官方公開宣告）。
- RISC-V 生態正以每年翻倍的速度增長 IP 採用者，在 IoT、MCU 和部分加速器領域滲透明顯，但其整體 IP 版權營收與 Arm 尚有數量級差距。市場研究機構 SemiAnalysis/Counterpoint 預計到 2027 年 RISC-V 核心數有望佔 SoC 總核心數的一定比例（無精確來源，定性趨勢）。
- x86 IP 幾乎沒有商品化供應，但 Intel 代工業務（IFS）開始向特定客戶提供 x86 核心授權，目前規模極小。
供需特徵：
- 供給端，高階 CPU IP 研發壁壘極高，需數百人年、先進 EDA 與工藝配合，因此新進入者很難直接挑戰 Arm 的 A 系列或 Neoverse 高效能 IP。RISC-V 供給集中於中低端 MCU 和部分向上探索的效能 IP。
- 需求端，碎片化的 IoT 裝置、AI 推論需要輕量級、可定製的 CPU IP，這對 RISC-V 有利；而要求現有軟體生態無縫繼承的手機、伺服器等領域，Arm 短期內難以替代。
代表公司與資本對映
Arm Holdings：全球最大的 CPU IP 供應商，產品線覆蓋從 Cortex-M0+ 到 Neoverse V2 的完整跨度。2023 年公開上市，願景是進一步拓展伺服器、汽車和 AI 計算。其“架構授權”模式允許Apple、高通、華為等自研相容 Arm ISA 的 CPU 微架構（如Apple Firestorm 核心）。
SiFive：RISC-V 陣營的先鋒，推出 Intelligence 和 Performance 系列 IP，試圖對標 Cortex-A 系列。客戶包括三星、高通等。已完成多輪融資，估值曾達數十億美元。
Andes Technology（晶心科技）：臺灣 RISC-V CPU IP 龍頭，從以 AndeStar ISA 轉向 RISC-V，提供從 MCU 到 Linux 應用處理器的核心，已累積上百億出貨量，是 RISC-V 生態的重要一極。
芯來科技 / 賽昉科技 / 平頭哥等：中國大陸本土 RISC-V IP 公司，推出開源及商用 IP，獲得政府與資本支援，推動 RISC-V 在 AIoT 的落地。
Synopsys (ARC) / Cadence (Tensilica)：傳統 EDA/IP 巨頭，其處理器 IP 更偏向可配置 DSP 與特定應用控制器，與通用 CPU IP 互補，在音訊、無線連線、電源管理等領域大量出貨。
資本對映：CPU IP 被視作半導體“皇冠上的明珠”，具有高毛利、輕資產、長期現金流量特點。Arm 上市後估值反映其不可替代性。RISC-V 創業公司在一級市場備受關注，但投資人關注其能否在商業上證明能持續從免費 ISA 中建置出足夠深的護城河。
投資邏輯
- 生態鎖定與替代成本：Arm 積累了數十年的軟體生態，替換 ISA 的沉沒成本巨大。在手機、資料中心通用計算晶片領域，Arm 授權模式很難被動搖，因此與之深度繫結的代工廠、設計服務公司、軟體服務商亦長期受益。
- RISC-V 的滲透曲線：早期在低附加值、軟體自包含的 IoT 晶片中切入，逐步向上侵蝕。一旦 RISC-V 在某一大的垂直領域（如 AI 推論控制器、SSD 主控）形成事實標準，相關 IP 廠商可能爆發。投資時可關注具備定製化服務能力和安全包交付的 RISC-V IP 企業。
- 架構授權價值：能夠自研微架構的內部團隊（如Apple、高通）將 Arm ISA 當作可延續的軟體介面，依靠差異化微架構實現晶片效能優勢。這種“自研核”對標準 CPU IP 供應商構成間接競爭，但也推動整個 ISA 生態向前。
- 地緣政治與自主可控：各國對 CPU IP 的自主需求催生本土 RISC-V IP 發展，相關企業獲得政策性訂單，但長期商業成功仍需依靠產品力。
常見誤讀糾偏
誤讀 1：“RISC-V 完全免費，所以用 RISC-V 做晶片不要錢。”
糾偏：RISC-V ISA 規範是免費開源的，不需要像 Arm 那樣支付鉅額架構授權費。但商用可靠的 RISC-V CPU IP 核往往仍需購買授權（除非用完全開源但可能缺少驗證的軟核），同時客戶需要投入成本搭建工具鏈、除錯以及維護自己的擴充套件。所以總擁有成本只是相對降低，並非零成本。
誤讀 2：“Arm 賣晶片。”
糾偏：Arm 是一家純粹的智慧財產權公司，不製造也不銷售任何實體晶片。它只授權 CPU/GPU 等 IP 設計，由合作伙伴生產晶片。很多人把“ Arm 架構晶片”簡稱為“Arm 晶片”，但 Arm 本身是 IP 供應商，這是常識性誤區。
誤讀 3：“買 CPU IP 回來就等於有了 CPU。”
糾偏：CPU IP 僅是邏輯核，需要基於特定工藝進行物理實現、整合匯流排、中斷控制器、除錯介面、電源管理單元等大量 SoC 層級工作。僅有一個 RTL 程式碼遠不能流片，這一過程極耗工程資源，且需要 EDA 和設計服務支援。
學習路徑
- ISA 基礎：閱讀《計算機組成與設計——硬體/軟體介面》（Patterson & Hennessy）RISC-V 版或 ARM 版，理解指令集與流水線原理。
- 微架構設計：《Modern Processor Design》或《Digital Design and Computer Architecture》（Harris），學習亂序執行、快取、分支預測等。
- 具體 IP 學習：
- Arm 開發者官網（developer.arm.com）提供 Technical Reference Manuals，瞭解 Cortex-A/-M 內部架構。
- SiFive 和 Andes 的公開文件與開源 Rocket/BOOM 核心原始碼。
- RISC-V 規範可在 riscv.org 自由下載。
- 動手實踐：使用 FPGA 開發板執行軟核 CPU IP（如基於 RISC-V 的 LiteX+軟核、Arm Cortex-M 的 FPGA 映像），或使用 QEMU 模擬。嘗試用 Verilog/VHDL 實現一個簡單五級流水線 CPU，加深理解。
- 產業分析：關注 SemiAnalysis、The Linley Group、AnandTech 的 CPU 微架構分析文章，以及 Arm、SiFive、Andes 的官方路演材料。
一句話總結
CPU IP 是半導體產業設計分離的產物，它將處理器設計轉化為可複用的知識商品；Arm 憑藉生態和商業模式建立起難以複製的帝國，而 RISC-V 正試圖用開放指令集重新定義規則，兩者的博弈將塑造未來十年計算晶片的基本格局。
延伸閱讀與來源
- Arm Holdings 官網技術文件與季度財報演示材料
- RISC-V International 官方網站及技術規範
- SiFive, Andes Technology 等企業白皮書
- 《Computer Architecture: A Quantitative Approach》Hennessy & Patterson
- 行業分析師報告（注：因檢索限制未能直接引用具體報告，推薦查閱 Counterpoint、IDC、SemiAnalysis 關於 CPU IP 的分析）
- 科技媒體深度文章：AnandTech、Tom’s Hardware、EETOP 關於 CPU IP 的微架構解析
（全文完）