深反應離子刻蝕 (DRIE)
3 秒看懂
DRIE = 用等離子體在矽上”垂直挖深溝”的工藝。 它是 MEMS 感測器、矽通孔 (TSV)、先進封裝中實現高深寬比微結構的核心刻蝕技術。沒有 DRIE，就沒有你手機裡的加速度計、陀螺儀，也很難實現 2.5D/3D 封裝的高密度互連。
3 分鐘產業解釋
DRIE 在半導體產業鏈中的位置：
晶片設計 → 前道製程（電晶體製造）→ 後道製程（互連）→ 封裝測試
↑
DRIE 在此發力：
• MEMS 感測器製造
• TSV（矽通孔）刻蝕
• 先進封裝中的深矽刻蝕為什麼 DRIE 重要？
隨著 AI 晶片對高頻寬儲存 (HBM)、Chiplet 互連、先進封裝的需求爆發，TSV 工藝成為 2.5D/3D 封裝（如 CoWoS、HBM 堆疊）的關鍵步驟，而 DRIE 正是 TSV 製造的核心工藝之一。同時，MEMS 感測器在消費電子、汽車、工業領域的廣泛滲透，也為 DRIE 裝置帶來持續需求。
15 分鐘專家深入
DRIE 的核心能力
DRIE 的核心價值在於實現高深寬比 (High Aspect Ratio, HAR) 的各向異性刻蝕。所謂”深”，是指刻蝕深度可達數十至數百微米；深寬比可達 10:1 甚至更高 [具體數值因工藝條件和裝置能力而異，行業文獻中報道過 50:1 以上的案例]。
典型應用場景：
| 應用 | 刻蝕深度量級 | 深寬比要求 | 備註 |
|---|---|---|---|
| MEMS 感測器（加速度計、陀螺儀等） | 數十 μm | 中高 [具體值因器件而異] | 批次最大的應用之一 |
| TSV（矽通孔） | 50–200 μm [行業常見範圍，非精確值] | 中等 [具體值因工藝節點而異] | HBM、CoWoS 的關鍵工藝 |
| 功率器件溝槽 | 數十 μm | 中等 | IGBT、SiC 等 |
| 微流控、生物晶片 | 可變 | 可變 | 特殊需求 |
DRIE 與常規 RIE 的區別
| 特性 | 常規 RIE (反應離子刻蝕) | DRIE (深反應離子刻蝕) |
|---|---|---|
| 刻蝕深度 | 通常 < 數 μm | 數十 μm 至數百 μm |
| 深寬比 | 較低 | 高（可實現 >10:1） |
| 側壁形貌控制 | 一般 | 專門最佳化（可實現近乎垂直的側壁） |
| 典型工藝 | 持續刻蝕 | 時序交替（刻蝕/鈍化迴圈） |
技術原理
DRIE 的兩種主流技術路線
┌─────────────────────────────────────────────────────────────┐
│ DRIE 技術路線 │
├─────────────────────────┬───────────────────────────────────┤
│ Bosch 工藝（時序工藝） │ 非 Bosch 工藝（連續工藝） │
│ 又稱：分時多工刻蝕 │ 又稱：單步連續刻蝕 │
├─────────────────────────┼───────────────────────────────────┤
│ 交替進行刻蝕和鈍化步驟 │ 連續刻蝕，依賴聚合物側壁保護 │
│ 側壁有微 scallop（扇貝紋）│ 側壁更光滑 │
│ 深寬比能力通常更高 │ 刻蝕速率可能較低 │
│ 工藝更成熟、應用更廣 │ 對特定應用有優勢 │
└─────────────────────────┴───────────────────────────────────┘Bosch 工藝時序迴圈（最主流）
一個完整迴圈 ≈ 幾秒至十幾秒 [具體時間因工藝而異]
步驟1：刻蝕 (Etch) 步驟2：鈍化 (Passivation)
┌──────────────────┐ ┌──────────────────┐
│ SF₆ 等含氟氣體 │ │ C₄F₈ 等含碳氟氣體 │
│ ↓ │ │ ↓ │
│ 等離子體解離 │ │ 聚合物沉積 │
│ ↓ │ │ ↓ │
│ F⁺ 轟擊+化學刻蝕 │ │ 側壁+底部被保護 │
└──────────────────┘ └──────────────────┘
↓ ↓
底部刻蝕 側壁受保護
側壁也被刻蝕（但有離子方向性） 底部被轟擊去除鈍化層
重複 N 次迴圈 → 形成深溝槽
側壁形貌示意（Bosch工藝典型特徵）：
┌┐ ┌┐ ┌┐ ┌┐ ← 微小的扇貝紋 (scallop)
││ ││ ││ ││ 因交替刻蝕/鈍化產生
││ ││ ││ ││
││ ││ ││ ││
└┘ └┘ └┘ └┘
←───────────────→
溝槽底部關鍵工藝引數（定性描述）
- 刻蝕速率：決定產能，受氣體流量、功率、溫度等影響 [具體數值因裝置和工藝條件而異]
- 選擇比：被刻蝕材料與掩膜材料的刻蝕速率之比，高選擇比意味著掩膜消耗慢
- 側壁角度：理想為 90°（垂直），實際中會有輕微錐度或 scallop
- 側壁粗糙度：Bosch 工藝存在 scallop，非 Bosch 工藝可實現更光滑側壁
- 深寬比依賴刻蝕 (ARDE)：高深寬比結構中，刻蝕速率可能下降，這是 DRIE 工藝的重要挑戰
裝置核心元件
DRIE 裝置簡化結構示意：
進氣口（SF₆, C₄F₈, O₂, Ar 等）
↓
┌───────────────────────┐
│ 等離子體區域 │ ← ICP（電感耦合等離子體）源
│ （高密度等離子體） │ 產生高密度離子
│ │
├───────────────────────┤
│ 矽片 (Wafer) │ ← 帶有掩膜圖案
│ │
├───────────────────────┤
│ 下電極 (Bias) │ ← 控制離子轟擊能量
│ 靜電卡盤 (ESC) │ 溫控（通常低溫工藝）
└───────────────────────┘
↓
真空泵系統關鍵技術點：
- ICP 源：提供高密度等離子體，實現高刻蝕速率
- 低溫冷卻：部分工藝將矽片冷卻至較低溫度（如 -10°C 至 -150°C 範圍 [具體溫度因工藝而異]），以增強側壁鈍化聚合物的附著力，改善各向異性
- 脈衝等離子體：先進工藝中採用脈衝模式，改善形貌控制和均勻性
技術演進史
| 時期 | 關鍵里程碑 | 備註 |
|---|---|---|
| 1960s–1980s | 常規 RIE 技術發展 | 幹法刻蝕逐步取代溼法刻蝕 |
| 1990 年代初 | Bosch 專利（Robert Bosch GmbH） | 時序刻蝕/鈍化工藝確立，DRIE 進入實用化 |
| 1990s–2000s | MEMS 產業興起 | DRIE 裝置需求快速增長 |
| 2000s–2010s | TSV 技術發展 | DRIE 從 MEMS 擴充套件至先進封裝領域 |
| 2010s–至今 | HBM、先進封裝爆發 | DRIE 在半導體領域的戰略地位提升 |
注：具體年份和廠商首發資訊為行業共識性表述，具體細節建議查閱裝置廠商官方資料。
技術路線對比
| 維度 | Bosch 工藝 | 非 Bosch 工藝（連續刻蝕） | 溼法各向異性刻蝕（KOH/TMAH） |
|---|---|---|---|
| 深寬比能力 | 高 | 中高 | 中（受限於晶體取向） |
| 側壁光滑度 | 有 scallop | 較光滑 | 非常光滑 |
| 各向異性 | 強（近乎垂直） | 強 | 強（依賴晶向） |
| 形狀靈活性 | 高（任意方向） | 高 | 低（受晶向限制，如{111}面） |
| 選擇比 | 可最佳化 | 可最佳化 | 高（特定晶向） |
| 典型應用 | MEMS、TSV、HAR 結構 | 光學 MEMS、需光滑側壁的器件 | 簡單溝槽、V型槽 |
| 裝置複雜度 | 高 | 中高 | 低 |
| 批次生產成熟度 | 成熟 | 成熟 | 成熟 |
上下游
上游（裝置與材料）
┌─────────────────────────────────────────────────────────────┐
│ 上游供應鏈 │
├──────────────────┬──────────────────────────────────────────┤
│ 裝置製造商 │ • Lam Research │
│ │ • SPTS (Orbotech/KLA 子公司) │
│ │ • Oxford Instruments │
│ │ • AMEC (中微半導體) │
│ │ [具體市佔率資料未充分揭露，需查閱行業報告] │
├──────────────────┼──────────────────────────────────────────┤
│ 工藝氣體 │ • SF₆（六氟化硫） │
│ │ • C₄F₈（八氟環丁烷） │
│ │ • O₂, Ar 等 │
│ │ 供應商包括空氣化工、大陽日酸、華特氣體等 │
├──────────────────┼──────────────────────────────────────────┤
│ 關鍵部件 │ • ICP 源、射頻電源 │
│ │ • 靜電卡盤、真空泵 │
│ │ • 氣體流量控制器等 │
└──────────────────┴──────────────────────────────────────────┘下游（應用端）
┌─────────────────────────────────────────────────────────────┐
│ 下游應用 │
├──────────────────┬──────────────────────────────────────────┤
│ MEMS 感測器 │ • 慣性感測器（加速度計、陀螺儀） │
│ │ • 壓力感測器、麥克風 │
│ │ • 應用：手機、汽車、工業、醫療 │
├──────────────────┼──────────────────────────────────────────┤
│ 先進封裝 │ • TSV 刻蝕（HBM、CoWoS 等） │
│ │ • 2.5D/3D 封裝 │
│ │ • 應用：AI 晶片、高效能運算 │
├──────────────────┼──────────────────────────────────────────┤
│ 功率半導體 │ • IGBT、SiC MOSFET 溝槽刻蝕 │
│ │ • 應用：新能源、電力電子 │
├──────────────────┼──────────────────────────────────────────┤
│ 其他 │ • 微流控晶片 │
│ │ • 光學器件 │
│ │ • 射頻 MEMS │
└──────────────────┴──────────────────────────────────────────┘關鍵指標
評估 DRIE 工藝/裝置的核心指標：
| 指標 | 含義 | 影響維度 |
|---|---|---|
| 刻蝕深度 | 最大可實現的刻蝕深度 | 決定可製備結構的尺度 |
| 深寬比 (Aspect Ratio) | 刻蝕深度 / 溝槽寬度 | 核心競爭力指標 |
| 刻蝕速率 | 單位時間去除的材料厚度 | 直接影響產能和成本 |
| 均勻性 (Uniformity) | 晶圓內刻蝕深度/速率的分佈 | 影響良率 |
| 選擇比 | 被刻蝕材料 vs. 掩膜的速率比 | 影響掩膜厚度需求 |
| 側壁角度 | 側壁與水平面的夾角（理想 90°） | 影響器件效能 |
| 側壁粗糙度 | scallop 大小、整體光滑度 | 影響後續工藝、器件效能 |
| ARDE | 深寬比依賴刻蝕效應 | 高深寬比結構的挑戰 |
注：上述指標的具體數值範圍因裝置型號、工藝條件、應用場景而異，此處不編造具體數字。
供需與市場資料
市場驅動因素
- MEMS 市場增長：消費電子、汽車電子對 MEMS 感測器的需求持續增長
- 先進封裝爆發：AI 晶片帶動 HBM、CoWoS 等先進封裝需求，TSV 刻蝕是關鍵步驟
- 第三代半導體：SiC、GaN 功率器件對溝槽刻蝕的需求
市場規模
| 資料項 | 數值 | 來源 |
|---|---|---|
| 全球刻蝕裝置市場規模 | [需查閱最新行業報告，此處不編造] | — |
| DRIE 裝置細分佔比 | [未充分揭露] | — |
| 中國本土 DRIE 裝置市佔率 | [未充分揭露] | — |
說明：DRIE 裝置市場的確切規模資料需查閱專業行業報告（如 Gartner、SEMI、VLSIresearch 等），此處不提供未經核實的數字。
代表公司與資本對映
裝置廠商
| 公司 | 總部 | 簡述 | 上市情況 |
|---|---|---|---|
| Lam Research | 美國 | 全球領先的刻蝕裝置廠商，產品覆蓋 DRIE | NASDAQ: LRCX |
| SPTS (Orbotech/KLA) | 英國 | DRIE 領域的重要參與者，尤其在 MEMS 領域 | KLA 子公司 (NASDAQ: KLAC) |
| Oxford Instruments | 英國 | 提供 DRIE 裝置，學術和小批次生產市場 | LSE: OXIG |
| AMEC (中微半導體) | 中國 | 國內刻蝕裝置領先企業，產品線涵蓋深矽刻蝕 | 688012.SH |
上游材料/氣體供應商
| 公司 | 領域 | 備註 |
|---|---|---|
| Air Liquide | 特種氣體 | SF₆、C₄F₈ 等 |
| 華特氣體 | 特種氣體 | 國內供應商 |
注：具體產品型號、市佔率等資訊需查閱各公司官網和行業報告。
投資邏輯
看好 DRIE 的理由
-
AI 晶片帶動先進封裝需求：HBM、CoWoS、Chiplet 互連等都需要 TSV 工藝，DRIE 是 TSV 製造的核心裝置之一。隨著 AI 算力需求持續增長，先進封裝產能擴張將持續拉動 DRIE 裝置需求。
-
MEMS 市場穩健增長：汽車智慧化、IoT 普及推動 MEMS 感測器滲透率提升，DRIE 是 MEMS 製造的主力工藝。
-
國產替代機會：中國半導體裝置自主可控趨勢下，國內 DRIE 裝置廠商有望受益於本土晶圓廠和封測廠的採購。
風險因素
- 裝置技術壁壘高：先進 DRIE 裝置的技術門檻較高，新進入者需要較長的驗證週期
- 下游週期性：半導體行業存在週期波動，裝置採購可能受資本支出節奏影響
- 競爭格局：國際巨頭在技術積累和客戶驗證方面具有先發優勢
常見誤讀糾偏
誤讀 1：「DRIE 就是一種刻蝕氣體或一種化學反應」
糾偏：DRIE 不是單一的化學反應，而是一種工藝方法論。它通過精確控制刻蝕和鈍化的時序交替（Bosch 工藝），或最佳化連續刻蝕條件（非 Bosch 工藝），實現高深寬比各向異性刻蝕。裝置、氣體、時序引數、溫度控制等共同決定最終工藝結果。
誤讀 2：「DRIE 只用於 MEMS，和先進封裝/邏輯晶片無關」
糾偏：DRIE 最早確實在 MEMS 領域廣泛應用，但隨著 2.5D/3D 封裝技術發展，DRIE 已成為TSV（矽通孔）製造的核心工藝。在 HBM 堆疊、CoWoS 封裝中，TSV 刻蝕是關鍵步驟之一。因此，DRIE 與 AI 晶片、先進封裝的景氣度高度相關。
誤讀 3：「深寬比越高越好，沒有上限」
糾偏：雖然高深寬比是 DRIE 的核心目標，但存在深寬比依賴刻蝕 (ARDE) 效應——當深寬比過高時，刻蝕氣體和離子難以有效輸送到溝槽底部，導致刻蝕速率下降甚至無法繼續。實際工藝中需要在深寬比、刻蝕速率、形貌控制之間取得平衡。具體深寬比上限因裝置和工藝條件而異 [無統一數字，需參考具體工藝資料]。
誤讀 4：「DRIE 等同於 RIE，只是深度更深」
糾偏：DRIE 與常規 RIE 在工藝原理上有本質區別。常規 RIE 通常是連續刻蝕，難以實現極高的深寬比。DRIE（尤其 Bosch 工藝）採用時序交替的刻蝕/鈍化策略，是專門為高深寬比結構設計的工藝方法。兩者在裝置設計、工藝控制、應用領域等方面都有顯著差異。
學習路徑
入門 ────────────────────────────────────────────────────→ 進階
[1] 半導體制造基礎 [4] DRIE 裝置與工藝引數
• 刻蝕工藝概論 • 裝置結構與核心元件
• 幹法 vs. 溼法刻蝕 • 工藝調優策略
[2] 等離子體刻蝕原理 [5] 應用專題
• 等離子體基礎 • MEMS 製造
• 離子轟擊與化學刻蝕 • TSV 工藝
• 先進封裝
[3] DRIE 技術入門 [6] 前沿進展
• Bosch 工藝 vs. 非 Bosch • 脈衝等離子體
• 關鍵引數理解 • 新材料刻蝕
• 裝置國產化進展推薦資源型別（具體書名/課程需自行搜尋）：
- 半導體制造工藝教材（如《Fundamentals of Semiconductor Fabrication》）
- 裝置廠商技術白皮書（Lam Research、SPTS 等官網）
- SEMI 行業報告
- 學術期刊：Journal of Microelectromechanical Systems、Journal of Vacuum Science & Technology 等
一句話總結
DRIE 是用等離子體在矽上”垂直挖深溝”的精密工藝，是 MEMS 感測器和先進封裝 TSV 的核心製造技術，受益於 AI 晶片帶動的先進封裝需求和 MEMS 市場持續增長，具備長期結構性機會。
延伸閱讀與來源
關鍵概念延伸
| 概念 | 與 DRIE 的關係 |
|---|---|
| TSV（矽通孔） | DRIE 是 TSV 製造的核心刻蝕工藝 |
| HBM（高頻寬儲存） | HBM 堆疊需要 TSV，拉動 DRIE 需求 |
| CoWoS | 台積電 2.5D 封裝技術，TSV 為關鍵工藝 |
| MEMS | DRIE 最早和最大的應用領域 |
| 等離子刻蝕 | DRIE 是等離子刻蝕的高深寬比分支 |
資料來源說明
本文中的技術描述基於行業廣泛認知和公開知識。以下型別資料需查閱專業來源：
- 裝置市佔率、具體工藝引數 → 裝置廠商官網、行業報告（SEMI、Gartner 等）
- 市場規模資料 → 行業研究報告
- 具體刻蝕引數 → 裝置廠商技術文件、學術文獻
免責宣告：本文不構成投資建議，僅供學習參考。文中未提供經核實的具體市場資料，請讀者自行查閱權威來源。