Dennard 縮放（Dennard Scaling）

3 秒看懂

一句話： IBM 工程師 Dennard 在 1974 年提出——電晶體每縮小一倍，電壓和電流也同步降低，因此功耗密度保持不變。這個”免費午餐”在 2004 年前後失效，從此晶片設計進入了”功率牆”時代。

3 分鐘產業解釋

為什麼半導體行業能享受 30 年紅利？

1974 年，IBM 的 Robert H. Dennard 等人發表了一篇論文（IEEE Journal of Solid-State Circuits），提出了一個優雅的觀察：如果你把電晶體的所有物理尺寸除以一個常數 κ，同時把電壓也除以 κ，那麼每個電晶體的功耗會以 1/κ² 的速度下降，而密度以 κ² 的速度上升。兩相抵消，單位面積功耗不變。

這意味著：工藝每進步一代，你可以在同樣面積裡塞進 2 倍的電晶體，每個還更省電。 這就是為什麼 CPU 頻率在 1990 年代末到 2000 年代初能從幾百 MHz 一路飆升到幾 GHz——因為更多電晶體、更快開關、功耗密度不增加，簡直是工程師的天堂。

轉折點在 2004 年前後。 當電晶體柵極氧化層薄到只有幾個原子層（約 1-2 nm 量級），量子隧穿效應導致柵極漏電流急劇增大；同時，電晶體關斷時的亞閾值漏電（subthreshold leakage）因閾值電壓無法繼續等比降低而失控。電壓停止縮放，Dennard 縮放的假設前提崩塌。

直接後果：

CPU 頻率增長在 2004 年後幾乎停滯（“頻率牆”）
功耗密度開始逐代攀升
業界被迫轉向多核/並行架構，而非單純堆頻率
後來又發展出 FinFET、GAA 等新器件結構來”續命”

對 AI 產業鏈的核心影響

Dennard 縮放失效是AI 晶片需求爆發的底層原因之一。既然單核效能增長受限於功耗牆，通用處理器的能效提升變慢，於是行業轉向：(1) 專用加速器（GPU/TPU/NPU）用大規模並行換取更高能效；(2) 先進封裝（如 CoWoS、HBM 整合）繞過面積限制。如果沒有 Dennard 縮放失效，專用 AI 晶片的故事可能根本不會如此急迫。

15 分鐘專家深入

從”免費午餐”到”功率牆”的完整敘事

Dennard 縮放的本質是一組自洽的標度律（scaling law）。它不是一個物理定律，而是一個設計準則——如果你”願意”按比例縮小電壓，那麼熱力學和器件物理允許你保持功耗密度不變。

關鍵轉折發生在 2004 年：Intel 的 Tejas/Jayhawk 處理器專案（原計劃 4 GHz+）因功耗問題被取消，Pentium 4 “Prescott”（90nm）的功耗達到約 100W 級別卻未能實現預期頻率提升，成為 Dennard 縮放失效的標誌性事件。此後 Intel 轉向強調效能功耗比的 Core 架構（2006 年）。

核心問題：為什麼電壓不能再降了？

電壓縮放的瓶頸在於亞閾值擺幅（subthreshold swing, SS）。在傳統 MOSFET 中，室溫下 SS 有一個物理下限：

SS_min = (kT/q) × ln(10) ≈ 60 mV/decade @ 300K

這意味著：要把關態漏電控制在可接受水平，閾值電壓（V_th）不能低於某個值。而電源電壓（V_dd）必須比 V_th 高出一定裕量才能保證開關速度。當 V_th 已經被亞閾值擺幅”鎖住”，V_dd 就無法繼續降低了。

這就是所謂的**“Boltzmann 暴政”（Boltzmann Tyranny）**——經典玻爾茲曼分佈決定了載流子能量分佈的”尾巴”，無論你怎麼設計傳統 MOSFET，都無法突破 60 mV/dec 的熱力學極限。

量化理解縮放失效

在理想 Dennard 縮放下，每代工藝（κ ≈ √2 ≈ 1.414，對應面積減半）：

引數	縮放比例	說明
物理尺寸（L, W, t_ox）	1/κ	柵長、寬度、氧化層厚度
電源電壓 V_dd	1/κ	假設同步降低
閾值電壓 V_th	1/κ	同步降低
電流 I	1/κ	驅動電流按比例減小
延遲 τ ∝ CV/I	1/κ	更小更快
功耗/管 P = IV	1/κ²	單管功耗大幅降低
功率密度 P/面積	1（不變）	Dennard 縮放的核心結論

2004 年後實際發生的事：

V_dd 從約 1.2V 停滯在 ~0.7-1.0V 區間（視工藝和應用場景），不再按 1/κ 下降
V_th 因漏電約束無法等比縮小
功率密度以每代約 30-50% 的速度增長 [業界估算]
晶片設計轉為”暗矽”（dark silicon）模式：整合的電晶體不能同時全開

與摩爾定律的關係

需要澄清一個常見混淆：

┌─────────────────────────────────────────────────────┐
│           摩爾定律 vs Dennard 縮放                    │
│                                                      │
│  摩爾定律：電晶體密度每 ~2 年翻倍        → 電晶體數量 │
│  Dennard 縮放：功耗密度不變            → 功率預算    │
│                                                      │
│  兩者曾經協同：密度↑ + 每管功耗↓ = 效能↑ 功耗不增    │
│  2004 後：密度繼續↑ 但每管功耗↓變緩 = 功率牆         │
└─────────────────────────────────────────────────────┘

摩爾定律關注的是整合密度（至今仍在延續，儘管節奏放緩）；Dennard 縮放關注的是功耗與效能的同步改善。前者是製造業問題，後者是器件物理問題。Dennard 縮放失效並不意味著摩爾定律失效，但意味著單純靠工藝縮小來提升效能效率的路徑斷裂了。

技術原理（最深）

經典 MOSFET 的標度分析

Dennard 1974 年論文的核心推導基於長溝道 MOSFET 模型。以下給出物理推導架構：

┌───────────────────────────────────────────────────────────────┐
│  起點：經典 MOSFET 飽和電流                                    │
│                                                                │
│            μ × C_ox × W                                      │
│  I_dsat = ───────────── × (V_gs - V_th)²                      │
│                2 × L                                           │
│                                                                │
│  其中 C_ox = ε_ox / t_ox（單位面積柵氧電容）                    │
│                                                                │
│  延遲時間（開關速度）：                                         │
│            C_gate × V_dd       Q_gate        L² × V_dd         │
│  τ ∝ ────────────────── = ───────────── = ──────────────────  │
│            I_dsat              I_dsat      μ × (V_gs-V_th)²    │
│                                                                │
│  單管動態功耗：                                                 │
│  P = α × C × V_dd² × f    （α 為開關活動因子）                  │
└───────────────────────────────────────────────────────────────┘

縮放變換：將所有長度量除以 κ，電壓除以 κ

原始引數         →  縮放後引數           縮放因子
─────────────────────────────────────────────
L               →  L/κ                  1/κ
W               →  W/κ                  1/κ
t_ox            →  t_ox/κ               1/κ
V_dd            →  V_dd/κ               1/κ
V_th            →  V_th/κ               1/κ
N_a（摻雜濃度）  →  N_a × κ             ×κ
─────────────────────────────────────────────

推導結果：

C_ox = ε_ox/t_ox  →  C_ox × κ（增大κ倍，因為氧化層更薄）

C_gate = C_ox × W × L  →  (C_ox×κ) × (W/κ) × (L/κ) = C_gate/κ

I_dsat ∝ (C_ox×κ × W/κ) / (L/κ) × (V_dd/κ - V_th/κ)²
       = I_dsat / κ

τ ∝ (C_gate/κ) × (V_dd/κ) / (I_dsat/κ) = τ / κ     ← 更快

P_single = I × V = (I/κ) × (V/κ) = P/κ²             ← 更省電

密度 ∝ κ²                                              ← 更密集

功率密度 = P_single × 密度 = (P/κ²) × κ² = P         ← 不變！

這就是 Dennard 縮放的核心結論：在理想條件下，功率密度是縮放不變數。

為什麼實際中從未完美成立

即使是”黃金年代”，Dennard 縮放也是近似成立，原因包括：

1. 電壓並非精確按 1/κ 縮小
   - 實際縮放速度慢於 κ（從早期的 5V → 3.3V → 2.5V → 1.8V → 1.2V 的軌跡
     可以看到是階段性降低而非連續等比縮小）
   - 原因：閾值電壓有下限（受亞閾值洩漏和工藝變異約束）

2. 短溝道效應（SCE）
   - 當溝道長度縮短到 ~100nm 以下，長溝道模型失效
   - 漏致勢壘降低（DIBL）、穿通（punch-through）等效應加劇漏電
   - 需要更高摻雜、halo 摻雜等補償手段

3. 柵氧隧穿
   - SiO₂ 柵氧厚度降到 ~1.2nm 以下時，直接隧穿電流指數增長
   - 這是引入高 κ 介質（HfO₂ 等）的核心動因（2007 年 Intel 45nm 首次商用）

4. 互連線延遲
   - Dennard 縮放只考慮器件，未充分考慮互連 RC 延遲
   - 銅互連電阻率在奈米尺度因表面散射/晶界散射增大
   - 互連延遲逐漸取代門延遲成為關鍵路徑瓶頸

亞閾值洩漏與 Boltzmann 暴政（深度）

┌──────────────────────────────────────────────────────────┐
│  亞閾值電流（關態漏電的主要來源）：                         │
│                                                           │
│            ┌        V_gs - V_th     ┐                     │
│  I_sub = I_0 × exp │ ───────────────│                     │
│            └     n × (kT/q)         ┘                     │
│                                                           │
│  亞閾值擺幅 SS = dV_gs / d(log₁₀ I_drain)                │
│                                                           │
│  理想極限（經典玻爾茲曼統計）：                              │
│  SS_min = (kT/q) × ln(10) × n                            │
│         ≈ 60 mV/decade  （n=1, T=300K）                   │
│                                                           │
│  實際 MOSFET 因體因子 n > 1，SS 通常在 70-100 mV/dec       │
│  FinFET/GAA 通過更好的柵控降低 n，逼近 60mV/dec            │
│  但無法突破 —— 除非改變器件物理（隧穿 FET、NC-FET 等）     │
└──────────────────────────────────────────────────────────┘

關鍵約束鏈：

V_dd ≥ V_th + V_overdrive
V_th ≥ SS × log₁₀(I_on/I_off_target)
→ 當 SS 有 60 mV/dec 下限，I_on/I_off 比值固定時，V_th 有下限
→ V_dd 有下限 → 功耗/管有下限 → 功率密度開始上升

這就是為什麼 2004 年左右是轉折點：在 90nm/65nm 節點，V_dd 已降到約 1.0-1.2V，V_th 不能再降（否則待機功耗不可接受），電壓縮放停滯。

突破 Boltzmann 暴政的研究方向

方向                  機制                              理論 SS     成熟度
─────────────────────────────────────────────────────────────────────
隧穿 FET (TFET)      帶間隧穿替代熱發射                 &lt;60 mV/dec  研究階段
負電容 FET (NC-FET)   鐵電材料提供電壓放大               &lt;60 mV/dec  早期探索
可重構 FET            動態調節 V_th                      系統級      概念階段
CFET (互補 FET)       NMOS/PMOS 堆疊                    N/A         ~2028+ 路線圖
GAA/nanosheet         更好的柵控 → 降低 n → SS 接近 60   ≈60 mV/dec  已量產趨勢

[注：上述 SS 數值為理論分析值；TFET/NC-FET 的實際產品化尚無公開可商用案例，標為定性表述]

技術演進史

時間線          事件                                         意義
────────────────────────────────────────────────────────────────────────────
1974          Dennard 等人發表論文                           提出縮放理論
(IEEE JSSC)   "Design of Ion-Implanted MOSFETs              假設 V_dd 與尺寸
               with Very Small Physical Dimensions"          同步縮小

1974-2004     按縮放律推進工藝：                              "黃金三十年"
              10μm → 3μm → 1μm → 0.5μm → 0.25μm             電壓從 5V 降到
              → 0.18μm → 0.13μm → 90nm                       ~1.2V
              V_dd: 5V → 3.3V → 2.5V → 1.8V → 1.2V

~1995-2000    亞 0.25μm 時代，短溝道效應顯現                   縮放開始"打折"
              需要逆向摻雜、halo 注入等補償

~2000-2003    130nm/90nm 節點                                洩漏問題凸顯
              柵氧 SiO₂ 厚度 &lt; 2nm，隧穿電流急劇增大          Intel Prescott 功耗
              Pentium 4 功耗達到 ~100W 量級                   ~100W 級別

~2004         Dennard 縮放正式失效                            功率牆
              電壓停止進一步縮小                               頻率牆
              Intel 取消 Tejas 專案                            多核時代開啟

2007          Intel 45nm 引入 High-κ/金屬柵                   柵氧隧穿的新解法
              (HfO₂ 替代 SiO₂)                               但非恢復 Dennard

2011-2012     Intel 22nm 引入 FinFET                         三維柵控抑制漏電
              鰭片結構提供更好的靜電控制                        SS 改善但不突破 60mV

2013-2015     台積電 16nm FinFET 風險生產並量產                 FinFET 成為主流

2015-2020     EUV 光刻實用化                                  繼續密度縮放
              多重 patterning 成本飆升                         但功耗縮放依然緩慢

~2024-2025    台積電 N2 / Intel 18A 引入 GAA (nanosheet)      更好柵控
              圍柵結構進一步降低亞閾值斜率                      仍受 Boltzmann 限制

~2027-2028+   CFET（互補 FET）/ 3D 堆疊電晶體                 "面積縮放"替代
              路線圖中                                       "功耗縮放"
              後端 BEOL 電晶體（如 Arm/imec 方案）

長期          神經形態計算、超低功耗模擬                       繞過 Dennard 架構
              自旋電子學、光子計算                             但均處早期階段

[注：上述時間線中，具體年份基於公開文獻和行業會議（如 IEDM/VLSI Symposium）已知里程碑；未來路線圖為各廠商公開路線圖的彙總，實際量產時間可能調整]

技術路線對比

縮放失效前後對比

維度	Dennard 時代 (~1974-2004)	後 Dennard 時代 (~2004-今)
電壓縮放	每代按 ~1/κ 降低	基本停滯在 ~0.7-1.0V
頻率增長	每代約 1.4-1.5×	幾乎停滯，微架構最佳化為主
功耗密度	基本恆定	每代約 +30-50% [業界估算]
效能提升驅動力	工藝縮小 + 頻率提升	多核/並行 + 架構最佳化 + 專用加速
設計重點	時序收斂、訊號完整性	功耗管理、熱設計、暗矽利用
IP 複雜度	相對簡單	極端複雜（多電壓域、時鐘門控等）

後 Dennard 時代的應對策略

策略	機制	代表
多核/眾核	功率牆下單核頻率受限，用並行替代	CPU 多核、GPU 流處理器
專用加速器	通用計算能效低，專用電路高能效比	TPU、NPU、DPU 等
FinFET / GAA	更好的柵極控制降低漏電	Intel 22nm FinFET; TSMC N3 FinFET; TSMC/Intel GAA 奈米片
先進封裝	異構整合、減少互連功耗	CoWoS、EMIB、Foveros
近閾值/亞閾值計算	主動降低 V_dd 到接近 V_th	超低功耗 IoT 晶片
近存/存內計算	減少資料搬運的能量消耗	HBM 近存計算、ReRAM 存內計算
DVFS / 電源門控	動態管理活動區域功耗	所有現代 SoC

上下游

上游：支撐續命的關鍵技術

EUV 光刻 ──→ 繼續實現密度縮放（替代多重 DUV patterning）
High-κ 介質 ──→ 降低柵氧隧穿洩漏
應變矽/III-V 溝道 ──→ 提高載流子遷移率（可在更低電壓下獲得足夠 I_on）
新器件結構（FinFET/GAA/CFET）──→ 改善柵控、降低 SS
先進封裝（CoWoS/EMIB/Foveros）──→ 異構整合繞過單片面積限制

下游：Dennard 失效催生的需求

AI 加速器 ──→ GPU/TPU/NPU 利用大規模並行繞過單核頻率牆
HBM ──→ 大頻寬儲存解決"記憶體牆"（功耗中資料搬運佔比日增）
電源管理 IC（PMIC）──→ 複雜的多電壓域供電需求
散熱/液冷方案 ──→ 功率密度持續上升帶來的熱管理需求
Chiplet 架構 ──→ 異構整合各最優工藝節點的裸片

產業鏈因果鏈

Dennard 縮放失效
    ├── 單核頻率停滯 → 多核 → 並行程式設計模型（CUDA 等）→ GPU 用於 AI
    ├── 功率密度上升 → 先進散熱/液冷成為資料中心必需
    ├── 電壓無法繼續降 → 電源管理 IC 需求增長
    ├── 密度繼續縮放但功耗不縮 → 暗矽 → 專用加速器（TPU/NPU）
    └── 互連功耗佔比上升 → 近存計算 / 存算一體 / 光互連研究

關鍵指標

指標	定義	黃金時代趨勢	當前狀態
電源電壓 V_dd	晶片工作電壓	每代按 ~1/κ 下降	停滯在 ~0.7-1.0V
閾值電壓 V_th	開啟電晶體所需的最小柵壓	同步縮小	受洩漏約束，基本停滯
亞閾值擺幅 SS	電流每增大 10× 所需的柵壓變化	接近 60 mV/dec	FinFET ~65-75 mV/dec [文獻值]
I_on/I_off 比值	導通電流與關斷漏電之比	相對穩定	受 V_th 約束而惡化
功率密度 (W/mm²)	單位面積功耗	基本恆定	持續上升 [趨勢]
Dark Silicon 比例	同一時刻不能同時供電的面積佔比	0%（理想情況）	部分場景 > 50% [估算]
能效 (TOPS/W)	每瓦特提供的計算吞吐	與工藝等比提升	提升變緩，架構創新為主要驅動力

供需與市場資料

Dennard 縮放失效對半導體市場結構的深層影響

供給側：

工藝研發成本指數增長： 每代新工藝的研發投入從早期數億美元增長到當前數十億美元 [行業估算]，這是縮放變得困難的直接體現
先進製程集中化： 全球能推進到 5nm 及以下的晶圓廠從十餘家縮減到約 3 家（台積電、三星、Intel），壁壘極高
封裝技術成為新的差異化維度： 台積電 CoWoS、Intel EMIB/Foveros、日月光 FO 系列

需求側：

AI 訓練晶片功耗： 單顆高階 AI 加速器功耗從 ~250W（約 2017 年級）上升到 ~700W+（約 2024 年級）[廠商公佈 TDP]，直接反映 Dennard 縮放失效後功率密度持續攀升
資料中心功耗： 單機架功耗從傳統的 ~10-15kW 上升到 AI 訓練機架的 ~40-120kW [行業估算]
全球半導體市場： 根據 WSTS 等行業組織資料，2023 年全球半導體市場約 5,200-5,300 億美元 [WSTS]；AI 相關需求是當前增長最快的驅動力之一

關鍵推論： Dennard 縮放失效意味著**“效能每代自動翻倍”不再成立**，每一代能效提升需要更大的研發投入和更復雜的架構創新。這推高了晶片設計的進入壁壘，也使得”用更多晶片/更多功耗來換算力”成為 AI 訓練的現實路徑。

代表公司與資本對映

維度	代表公司/機構	與 Dennard 失效的關聯
新器件結構	台積電、Intel、三星	FinFET/GAA/CFET 研發是應對縮放失效的核心手段
AI 加速器	NVIDIA、AMD、Google、寒武紀	Dennard 失效催生專用計算需求，GPU/TPU 的大規模並行架構
先進封裝	台積電、日月光（ASE）、長電科技	CoWoS 等技術因單片縮放收益遞減而成為關鍵
HBM 儲存	SK 海力士、三星、美光	資料搬運功耗佔比上升，高頻寬近存方案需求增長
電源管理	MPS、TI、Infineon	多電壓域、精細功耗管理成為必須
散熱/液冷	Vertiv、液冷初創公司	功率密度上升直接拉動散熱需求
EDA 工具	Synopsys、Cadence、Siemens EDA	功耗感知設計、暗矽分析工具成為剛需
學術/研究	IMEC、MIT、Stanford	突破 Boltzmann 極限的新器件研究（TFET、NC-FET 等）

投資邏輯

核心邏輯：Dennard 失效 = 半導體從”自動進步”變成”用錢砸進步”

工藝研發壁壘指數增長 → 頭部集中化： 當縮放不再”自然發生”，每代工藝推進需要天量研發投入。投資標的：台積電（先進代工）、ASML（EUV 光刻壟斷）。
功耗牆推動架構創新 → AI 晶片是必然： 既然通用處理器效能增長受限於功耗，專用高能效架構（GPU/TPU/NPU）是繞過 Dennard 失效的主要手段。投資標的：NVIDIA、AMD，以及各 AI 晶片設計公司。
封裝成為新的”縮放維度”： 單片縮放收益遞減時，異構整合（chiplet、3D 封裝）成為提升系統性能的關鍵路徑。投資標的：台積電（CoWoS 產能）、先進封裝裝置商。
散熱/電力基礎設施成為瓶頸： 資料中心功耗持續上升，液冷從”可選”變為”必須”。投資標的：液冷方案商、電力基礎設施公司。
“後摩爾”新計算範式長期押注： 神經形態計算、光子計算、量子計算等試圖從根本上繞過傳統 CMOS 的功耗約束。目前均處於早期，屬於前瞻性版面配置。

風險提示

先進工藝研發投入回報率可能因物理極限而遞減
新器件（TFET、NC-FET）從實驗室到量產的時間表高度不確定
AI 加速器需求受 AI 應用落地進度影響，存在週期波動

常見誤讀糾偏

誤讀 1：“Dennard 縮放失效 = 摩爾定律死了”

糾偏： 兩者是不同的概念。摩爾定律關注電晶體密度（每 2 年翻倍），至今仍在延續（儘管節奏放緩到約 2.5-3 年 [業界共識]）。Dennard 縮放關注的是功耗密度不變，這個在 2004 年就失效了。密度縮放和功耗縮放是兩個獨立維度。今天的 N3/N2 工藝仍在密度上推進，但每代功耗改善幅度遠小於 Dennard 時代的理想情況。

誤讀 2：“Dennard 縮放失效是因為電晶體做不小了”

糾偏： 不是”做不小”，而是**“縮小時電壓不能同步降低了”。電晶體的物理尺寸一直在縮小（從 90nm 到今天的 ~3nm 等效節點），密度仍在提升。問題出在電壓和閾值因亞閾值洩漏和量子隧穿而無法繼續等比縮放**，導致每管功耗下降速度遠慢於尺寸縮小速度，功率密度開始上升。

誤讀 3：“FinFET/GAA 恢復了 Dennard 縮放”

糾偏： FinFET 和 GAA 通過三維柵極結構改善了靜電控制（降低了亞閾值擺幅中的體因子 n，使 SS 更接近 60 mV/dec 理想值），從而減緩了漏電惡化。但它們無法突破 60 mV/dec 的熱力學極限，也就無法真正恢復 Dennard 縮放。它們是”續命”手段，而非”復活”手段。實際效果是延緩了功率密度增長的速度，但並未逆轉趨勢。

誤讀 4：“電壓縮放完全停止了”

糾偏： 更準確的說法是電壓縮放大幅放緩但未完全停止。從 2004 年前後的 ~1.2V 到今天先進工藝在低功耗場景下的 ~0.5-0.7V [依賴於工作模式和工藝節點]，電壓仍在緩慢降低，但速度遠慢於 Dennard 時代的每代等比縮小。而且這種剩餘的電壓降低往往以效能/功能為代價（降頻、限核等），不再是”免費”的。

學習路徑

入門級

原論文： R. H. Dennard et al., “Design of Ion-Implanted MOSFETs with Very Small Physical Dimensions,” IEEE Journal of Solid-State Circuits, 1974. 短論文，是理解縮放思想的起點。
綜述： M. Bohr, “A 30 Year Retrospective on Dennard’s MOSFET Scaling Paper,” IEEE Solid-State Circuits Society Newsletter, 2007. Intel 資深技術專家對 30 年縮放歷史的回顧。
科普： “The Free Lunch Is Over” (Herb Sutter) 及相關半導體物理科普，理解 Dennard 失效對軟體/系統的影響。

進階級

電路級： W. Zhao et al., “New Generation of Predictive Technology Model for Sub-45 nm Early Design Exploration,” IEEE TED, 2006. 理解後 Dennard 時代的 BSIM 模型與電路模擬。
系統級： Esmaeilzadeh et al., “Dark Silicon and the End of Multicore Scaling,” ISCA 2011. 首次系統量化 Moore/Dennard 失效對多核時代的影響。

前沿級

器件物理： Theis & Wong, “The End of Moore’s Law? A New Beginning for Information Technology,” Computing in Science & Engineering, 2017 （及後續更新）。討論 Boltzmann 極限及突破方向。
神經形態/新型計算： C. D. Schuman et al., “A Survey of Neuromorphic Computing and Neural Networks in Hardware,” arXiv, 2017 （及定期更新），全面瞭解超越 CMOS 的計算範式進展。