設計規則

3 秒看懂

設計規則是晶圓代工廠（如台積電、三星）為每一代工藝節點頒佈的“物理設計憲法”，是一套數百頁到上千頁、包含從線寬、間距到密度梯度的幾何與電學約束。任何晶片想在該工廠順利流片並達到預期良率，物理版圖就必須100%通過基於這套規則的籤核檢查，否則等同於廢片。

3 分鐘產業解釋

在晶片設計從RTL程式碼走到可製造版圖（GDSII）的漫長鏈條中，設計規則是唯一一條橫亙在“設計意圖”與“工藝現實”之間的強制校準線。代工廠在工藝研發階段，通過大量測試晶片與光刻/刻蝕模擬，把所有工藝偏差能力（工藝視窗）打包成一套數字化的許可範圍——這就是設計規則。它出現在PDK（工藝設計套件）中，由三大EDA巨頭（西門子 Calibre、新思 IC Validator、楷登 PVS）專門的規則檢查工具讀取，執行設計規則檢查（DRC）。隨著節點從28nm演進到3nm乃至2nm，設計規則數量從數百條爆炸到數萬條，其中不僅包含簡單的寬度和間距，還引入多重曝光著色約束、鰭片/奈米片特定規則、密度均勻性規則以及動態的製造性檢查。一個5nm晶片的全晶片DRC可能消耗數千CPU小時，籤核誤判率必須無限趨近於零，直接推高了對高階EDA許可和雲端運算算力的剛性需求。

15 分鐘專家深入

有經驗的架構師和物理設計工程師都清楚，設計規則本質上是代工廠物理良率模型的具象化。它不只是一個查表手冊，而是一整套相互制約的多維約束網路。深入理解需要拆成三個層面看：

1. 規則分類體系

• 幾何規則：最小線寬、最小間距、最小面積、包圍（enclosure）、延伸（extension）。例如通孔必須被金屬完整包圍並留有餘量，否則開孔位置偏差會導致斷路。
• 密度/填充規則：化學機械拋光（CMP）要求金屬層密度在區域性區域（如100μm×100μm視窗）必須落在上下限之間，否則出現凹陷或凸起，導致互連電阻失控。於是版圖必須插入冗餘填充單元。
• 電學/可靠度規則：天線規則（保護薄柵氧化層不被等離子電荷損傷）、電遷移規則、IR‑drop關聯約束。
• 進階節點專有規則：多重圖形（LELE、SADP）帶來的著色相容規則；FinFET的鰭間距、截止距離；GAA奈米片的寬度與片間間距；以及EUV獨有的隨機效應補充約束（如tip‑to‑tip間距的橋接風險補償）。

2. 設計規則如何誕生 工藝整合工程師在研發階段，基於光刻的瑞利準則（最小半週期 ≈ k₁·λ/NA），結合真實的工藝變異視窗（劑量‑焦距矩陣），定義出初始規則集。隨後通過大量工藝視窗檢測（PWQ）矽片，逐步收緊過寬的規則或放寬過嚴的規則，同時權衡時序、面積與良率。這個過程通常持續數月，最終以文本化的DRM（設計規則手冊）和可機器執行的指令碼交付。先進節點規則手冊可超過1000頁，涵蓋幾十種層型別的約束。

3. 對晶片設計流程的實際衝擊 設計規則不僅決定你能否過DRC，更深層地束縛了標準單元庫的高度、金屬軌道（track）的版面配置、佈線資源以及IP的可移植性。物理設計工程師常常需要在“滿足嚴苛規則”和“爭取更好PPA”之間拉鋸：一條保守的端帽規則可能讓標準單元寬度增大5%，晶片面積在億門級設計上直接膨脹數平方毫米。因此，台積電、三星同代節點的設計規則嚴格程度直接決定了下游晶片客戶選擇何處流片的競爭力。

技術原理

本節撕開表層，解釋設計規則背後真正發生的物理機制和約束原理，並給出關鍵引數的量級概念。

光刻解析度與最小尺寸 投影式光刻的極限半間距（half‑pitch）由瑞利公式決定：

最小半間距 = k₁ × λ / NA

其中λ是光源波長（KrF 248nm→ArF 193nm→EUV 13.5nm），NA是數值孔徑。k₁因子通過相移掩模、光學鄰近修正（OPC）等被壓到0.25附近。設計規則中的最小金屬線寬與間距就是從這條物理底線衍生而來的。例如，在浸沒式193nm（ArF浸沒式）的節點，k₁≈0.27，NA≈1.35，理論最小半間距約為38nm，這主要對應多晶矽柵極等關鍵層的物理極限；金屬層的最小間距還受多重圖形、刻蝕等工藝約束，在28nm節點通常遠大於此（約90nm量級）。而EUV（NA=0.33，當前處於0.55高數值孔過渡期）把波長壓縮一個數量級，使單次曝光直達13nm甚至更低半間距成為可能，因此設計規則在EUV層面內得以簡化部分多圖形著色約束。

工藝偏差與包圍規則 掩模對準誤差、刻蝕的各向異性波動、光刻膠收縮都會導致實際圖形偏移。一個通孔（VIA）的實際中心可能偏離設計座標±5nm甚至更多（隨節點愈加顯著）。因此設計規則強制規定：通孔必須被上下層金屬至少在各個方向上包圍指定距離（enclosure），確保即使出現最大統計偏差，通孔仍完全落在金屬區域內，否則開路。這個包圍值通常設定為工藝能力的3σ以上。

可製造性填充與密度規則 CMP研磨過程中高低圖案區域的去除速率不一樣。密度過低區域會形成“凹陷”（dishing），過高區域被過度研磨導致變薄。因此設計規則會給每個金屬層定義一個密度視窗，比如15%–80%，並要求全域性均勻。使用者在版圖完成後需要用填充單元填補空白，這反過來又會影響寄生電容。先進工藝中，密度規則甚至提升到梯度約束，要求相鄰視窗密度差不能超過給定閾值。

以下是簡單的ASCII圖，示意寬度與間距關係：

  |—— 金屬線寬 (width) ——|  |—— 間距 (space) ——|  |—— 下一金屬線 ——|
  +--------------------------+                        +--------------------+
  |                          |                        |                    |
  +--------------------------+                        +--------------------+

天線規則物理機制 等離子刻蝕或離子注入過程中，大面積導體收集的電荷會通過柵極薄氧化層洩放，造成不可逆的擊穿。設計規則限制連線在同一柵極上的金屬（或通孔）總面積與柵極有源面積的比值，通常要求在幾百到一兩千之間。如果違反，必須插入天線二極體（保護柵氧）。

關鍵引數量級（基於行業公開資訊與廣泛估算）

• 最小金屬間距：從90nm節點約240nm縮減到5nm節點約30~36nm（具體值各廠差異顯著，[未據單一廠商揭露]）。
• 最小接觸孔尺寸：先進節點處於20nm以下量級。
• DRC規則總數：從0.18μm的數百條躍升至5nm的數萬條（[代工廠內部資料]）。
• 全晶片DRC執行時間：一款大型5nm手機SoC的全晶片物理驗證可能消耗數千至上萬核時（[EDA用例報告]）。

技術演進史

設計規則的演變史，是半導體工藝複雜度與設計自動化能力交替螺旋上升的縮影。

• 1970s‑1980s λ規則時代：Mead與Conway提出λ‑based設計規則，所有尺寸以λ（半特徵尺寸）的整數倍表示，設計者可輕易在不同工藝間移植版圖。代表作：MOSIS SCMOS規則，λ從3μm逐漸縮小。
• 1990s 絕對尺寸規則：隨著0.5μm以下工藝，光刻效應不可線性縮放，代工廠開始提供逐層、絕對奈米尺度的設計規則手冊，並要求專門DRC。OPC在0.25μm節點後普遍引入，使規則與掩模形狀脫離直觀對應。
• 2000s 銅互連與CMP密度規則：130nm/90nm引入低κ介質、銅雙大馬士革工藝，CMP平坦化需求催生密度規則與填充單元。同時浸沒式193nm光刻在45nm附近普及，設計規則開始包含額外的光刻模擬檢查。
• 2010s 多重圖形與FinFET：28nm後，單次曝光無法滿足最小間距，LELE、SADP等自對準多重圖形帶來著色規則，要求設計者確保相鄰圖形可被分到不同掩模且無衝突。FinFET（台積電N16/三星14nm等）引入鰭的專屬規則，規則手冊頁數激增。
• 2020s EUV與GAA：EUV縮短波長，一定程度上減少了部分金屬層的著色規則，但引入隨機缺陷規則。現在FINFLEX、nanosheet GAA結構進一步增迦納米片寬度、片間間距規則。設計規則正與自動化DFM深度耦合，成為代工廠核心商業秘密。

技術路線對比

下表做定性對比，避免編造從未公開的具體奈米數值。同代標識的節點，不同廠商的設計規則保守度差異比電晶體效能差異本身更直接地影響PPA。

對比維度	台積電 (N5/N3 族)	三星 (4LPP/3GAP)	英特爾 (Intel 4/3)
規則頁數/條目	極大量（萬條級，[未公開]），以良率最佳化聞名	類似量級，但某些層潛在更保守的間距（[業內判斷]）	策略不同：更依賴其內部設計團隊最佳化，對外部代工客戶仍嚴格
最小金屬間距趨勢	激進，利於高密度標準單元庫	為快速良率爬坡，部分層間距略寬鬆[產業鏈反饋]	在自家產品上極為緊湊，代工版本待觀察
多重圖形規則	EUV替代大部分LELE，但仍有複雜Mandrel規則	早期引入EUV，簡化部分著色，但Fin邊界規則較繁複	較晚匯入EUV，前期多圖形規則大量
Fin/GAA 專屬約束	Fin離散度控制嚴格，柵極截斷規則成熟	GAA更早匯入，奈米片規則尚在快速迭代	率先在20A引入RibbonFET，設計規則尚處生態早期
可移植性	與ARM等IP深度協同，標準單元庫設計規則適配高效	生態相對弱，IP廠商移植投入較大	開放代工較晚，IP生態嚴格繫結Intel設計規則

結論：設計規則本身已成為除電晶體效能外的第二大差異化壁壘。台積電憑藉與EDA/IP廠商的黃金三角，長時間維持設計規則在面積和良率上的最優平衡。

上下游

上游——規則定義與工具化

• 晶圓代工廠（台積電、三星、英特爾、中芯國際等）：工藝整合團隊直接定義設計規則，並輸出PDK。
• EDA工具廠商（西門子EDA、新思科技、益華電腦）：需要針對每一套代工廠設計規則開發高效能DRC/LVS deck，採用專門的規則語言（如Calibre SVRF），並持續迭代多核並行與分散式計算方案。
• 掩模資料準備供應商（如HOYA、DNP等，以及廠內MDP團隊）：設計規則會延伸到光罩製造的可製造性檢查中。

下游——規則使用與檢查

• IP供應商（ARM、Synopsys IP、Cadence IP等）：必須用自己的硬核遵循目標工藝的設計規則完成物理設計，提供clean DRC的GDSII。
• Fabless晶片公司（高通、輝達、Apple、聯發科等）：物理設計團隊使用EDA工具在從版面配置佈線到籤核的全流程中持續跑DRC，保證每一層每一個拐角都滿足規則。
• 設計服務公司（世芯、創意、智原、GUC等）：承接客戶設計，依賴對複雜設計規則的深刻理解來實現高PPA並快速通過籤核。
• 雲端運算/算力提供商（AWS、微軟Azure等）：全晶片DRC需要海量平行計算，催生雲端上物理驗證資源市場。

關鍵指標

• 最小線寬 (CD)：決定電晶體溝道長度，直接影響速度與漏電。
• 最小間距 (Pitch)：單層金屬週期性間距，決定最大布線密度。
• 通孔包圍 (Via Enclosure)：影響通孔失效率，過大則面積浪費，過小則良率下降。
• 密度填充範圍：允許的金屬密度區間及梯度限制，過嚴會損失佈線資源，過鬆則增加CMP缺陷。
• 天線比率上限：限制單個柵極連線導體面積（或周長）比，防止等離子損傷。
• DRC規則總數 & 全晶片run time：體現設計複雜度，直接關聯專案節點成本和tape‑out風險。
• 規則保守度（無形指標）：通過實際Silicon‑Validated視窗，評估代工廠設計規則是否過於保守（面積大但良率高），還是冒進（面積小但有潛在良率坑）。因沒有公開資料，只作定性取捨。

供需與市場資料

設計規則自身不直接形成交易市場，但其複雜度是推動EDA物理驗證和設計服務兩大板塊增長的核心變數。

• EDA物理驗證市場：據ESD Alliance等機構公開資料，2022‑2023年全球EDA行業總體規模約140‑150億美元，其中物理驗證（DRC/LVS/DFM）作為籤核必選項，複合增速高於行業平均。5nm及以下節點的一顆大型晶片，其物理驗證工具許可和計算硬體成本可達千萬美元級別（[行業分析師評估]），直接拉動Calibre等產品營收。
• 設計服務市場：隨設計規則曲高和寡，更多系統廠商和AI晶片初創公司選擇把物理實現外包給設計服務公司，該市場在2023年約為數十億美元量級，受益於先進節點規則門檻進一步提高。
• 代工與PDK供應：設計規則獨有性使代工廠產生強烈的“規則鎖定”效應——一旦晶片公司為台積電某個工藝移植了所有IP並跑通全部DRC，短時間內切換到三星的等效節點的成本極高，因為需要重新設計大量模擬和定製數字硬核來滿足完全不同的設計規則。這種轉換成本構成了代工廠的巨大護城河。

代表公司與資本對映

環節	代表企業	在“設計規則”維度的競爭要點與對映
設計規則制定者（代工）	台積電、三星電子、英特爾、中芯國際、格芯	台積電憑藉最成熟的設計規則與EDA/IP協同生態，獲取製程溢價；自英特爾IDM 2.0向代工開放開始，其內部嚴格的設計規則對外部客戶是否同樣高效是資本市場關注點。
EDA物理驗證	西門子EDA（Calibre）、新思科技（IC Validator）、益華電腦（PVS）	Calibre在先進節點物理驗證份額極高，規則執行效率與全晶片分散式處理能力構成技術壁壘；新思、楷登則分別繫結自家定製/數字全流程。三家均享受設計規則爆炸帶來的籤核工具剛需。
IP生態	Arm、Synopsys、Cadence	為每家代工廠每個節點遵循不同設計規則開發物理IP，代際維護投入巨大。能否第一時間拿到設計規則手冊並搶先推出通過驗證的IP，決定了其市場份額。
設計服務	世芯-KY、創意電子、智原科技、GUC	深刻理解設計規則中可獲得的最小面積和效能折衷，幫助客戶實現最優P&R；是設計規則門檻的“搬運工”和“加速器”。

投資邏輯

1. 設計規則複雜度指數型上漲不可逆轉：只要持續向2nm及以下推進，GAA、背面供電等新結構的規則將再次爆炸，驅動EDA物理驗證工具的許可、訂閱及雲端運算資源消耗持續增長。大型晶片公司的物理驗證預算將不斷推高，利好EDA頭部企業。
2. 代工廠的規則壁壘=轉換成本壁壘：設計規則的不相容性使得工藝移植成本極高，形成代工廠黏性。能制定出“緊湊且良率高”設計規則的代工廠，不僅能在先進工藝競標中勝出，還能長期繫結大客戶。關注台積電、英特爾代工生態中規則開放性與IP移植進度。
3. 設計服務與IP公司份額集中：設計規則越複雜，中小企業越依賴具有大量DRC經驗的外部服務商。頭部設計服務公司憑藉資深物理設計人才和多代工藝積累，具備較強的議價能力和業績彈性。
4. 風險提示：若某代工廠因新架構設計規則過度激進，導致初期良率持續爬坡失敗（如某次節點換代的“規則翻車”），其客戶將面臨產品推遲或大面積故障，相關投資標的可能遭受估值壓縮。此外，過於複雜的規則可能拉長設計週期，抑制部分領域的小晶片創新。

常見誤讀糾偏

誤讀1：設計規則是同代工藝的統一標準 糾偏：設計規則是代工廠的獨有智慧財產權，絕無跨廠統一標準。台積電N5的設計規則與三星4LPP的規則不僅數值不同，結構、約束層級和check方式都截然不同。因此“移植一個IP到另一個廠”常需數月重新物理設計，遠非簡單縮小版。

誤讀2：只要通過DRC就一定能保證良率 糾偏：DRC只是滿足了工藝視窗的“必要非充分”條件，屬於最低可製造性門檻。先進節點還有諸多推薦規則（DFM推薦）和製造性檢查（MRC/litho‑hotspot），必須結合OPC後模擬和工藝敏感性分析才能鎖定高良率。只盯DRC過的版圖，量產時可能遭遇系統性良率坑。

誤讀3：設計規則就是一張簡單尺寸表 糾偏：它是一個包含數千到上萬條規則、覆蓋幾十種物理層的複雜約束集合，涉及幾何、電學、熱力等多維互動。許多規則是條件依賴的（例如“如果旁邊金屬寬度超過x，間距必須大於y”），其複雜度堪比一個專門的程式語言。

學習路徑

1. 基礎概念：閱讀《CMOS VLSI Design: A Circuits and Systems Perspective》中關於“Layout and Design Rules”章節，理解λ規則和絕對尺寸規則的演變，以及標準單元庫的建置。
2. 工藝背景：學習半導體光刻、刻蝕、CMP基礎，推薦Plummer的《Silicon VLSI Technology》或公開課程，建立工藝偏差的物理直覺。
3. 實踐體驗：使用開源PDK（如SkyWater 130nm）配合OpenLane/Magic等開源工具，親手畫一個簡單的反相器版圖，執行DRC並修復違規。觀察所讀的規則文本如何對映到具體幾何檢查。
4. 專業進階：研究Calibre的SVRF規則語言文件（通常需要與EDA公司合作獲取），理解規則檢查演算法（掃描線、區域查詢）。閱讀IEEE Transactions on Semiconductor Manufacturing中關於DFM和設計規則最佳化的論文，探索熱點檢測和規則最佳化方法論。
5. 產業前沿：追蹤台積電、IMEC的技術研討會公開資料，瞭解3nm/GAA節點設計規則中新增的約束型別，如背面供電的分佈規則，以及EUV隨機規則對版圖的量化影響架構。

一句話總結

設計規則是把晶圓廠全部工藝不確定性的物理極限，翻譯成晶片設計者必須絕對遵守的幾何邊界，它既是摩爾定律繼續被推進的微觀抓手，也是一堵讓後進者難以跨越的成本與生態高牆。

延伸閱讀與來源

• 教材：《CMOS VLSI Design: A Circuits and Systems Perspective》(Weste & Harris)、《Physical Design Essentials》(Khurd/Ahuja) 可深入理解設計規則在物理實現中的角色。
• 行業會議論文：SPIE Advanced Lithography 每年大量論文討論設計規則的生成、最佳化與光刻互作用；IEEE IEDM 揭露最新節點的工藝整合細節（內含規則變化動因）。
• 代工廠/EDA公開資源：台積電線上PDK介紹頁面（部分基礎規則示例開放申請）、西門子EDA的Calibre技術白皮書、新思工藝驗證技術部落格。
• 市場資料參考：ESD Alliance 季度EDA市場報告、IBS (International Business Strategies) 對先進節點設計成本的追蹤分析，均間接反映規則增稠對工具支出的影響。
• 注：由於本頁生成時無即時聯網檢索，具體數值均採用行業廣泛認知的定性描述或標註“未公開/估算”，若需精確規格，請查詢各廠商官方釋出的工藝檔案或授權PDK。