DFT 插入

1. 3 秒看懂

DFT 插入（Design for Test Insertion），即可測試性設計插入，是晶片物理實現前一刻的關鍵自動化步驟。它通過 EDA 工具在門級網表中植入掃描鏈、內建自測試電路等專用硬體結構，將不可直接觀測和控制的內部時序邏輯，改造為可被自動測試裝置高效訪問的標準化“檢修網路”。此過程是連線晶片邏輯設計與晶圓/封裝量產測試的唯一技術橋樑，直接決定了一顆晶片能否以合理的成本被證明是“合格品”，以及其出廠後的服役可靠性。

2. 3 分鐘產業解釋

想像一座已按功能藍圖（RTL 程式碼）完成架構施工（邏輯綜合）的巨型摩天大樓，其內部成千上萬個房間（邏輯模組）由無數的管線（觸發器與組合邏輯）連線。如果不在施工末期、精裝修（物理設計）之前，系統性地預埋貫通整棟樓的標準化檢修管線、感測介面和集中檢測控制室（DFT 結構），那麼日後任何一處隱蔽工程的故障，都將意味著極高的檢測成本，甚至導致整棟大樓報廢。

DFT 插入正是晶片設計流程中的“預埋檢修系統”階段。

當晶片從功能描述（RTL）轉換為由標準邏輯單元構成的“建築藍圖”（門級網表）後，後端物理版面配置佈線（Place & Route）開始前，DFT 工程師會呼叫 EDA 工具執行插入操作。核心動作是：將網表中絕大多數原本獨立工作的觸發器，替換為帶有輸入選擇器的掃描觸發器（Scan Flip-Flop），並將它們首尾相連，形成數百至數萬條可由外部低速埠進行序列訪問的掃描鏈（Scan Chain）。 同時，還會植入內建自測試（BIST）控制器，專門用於片內嵌入式儲存器的自動化“體格檢查”。

這一工序處於 “邏輯設計”與“物理製造”的價值銜接點。它由晶片設計公司的 DFT 團隊主導，但其交付物的質量，直接決定了下游封測廠（OSAT）在自動測試裝置上的測試效率、測試成本以及最終交付晶粒（KGD）的失效率（DPPM）。一個未經合格 DFT 插入的設計，商業價值為零。

3. 技術原理

DFT 插入的終極目標是解決數位電路測試的根本矛盾：如何通過有限的物理管腳，控制並觀測晶片內部成百上千萬個深埋的邏輯節點？ 其核心機制是將極難處理的時序電路測試問題，強制轉化為相對成熟的組合電路測試問題。

3.1 掃描鏈：可控性與可觀測性的基石

掃描鏈的工作模式基於一個核心加法：在每一個觸發器的資料輸入端前增加一個二選一多路選擇器。

• 功能模式：Scan_Enable = 0，觸發器接收正常的邏輯資料 D，晶片完全按設計功能執行。
• 測試模式：Scan_Enable = 1，所有觸發器選擇 SI 端輸入，彼此連線成一個巨大的移位暫存器鏈。
  • 移入期：ATE 通過少量測試管腳，以較低的頻率將預設的測試激勵序列“注入”晶片內部所有關鍵節點。
  • 捕獲期：Scan_Enable 瞬間切回 0，晶片內部的組合邏輯進行一次正常的功能運算，結果被各自路徑上的觸發器鎖存。
  • 移出期：Scan_Enable 重新置 1，所有捕獲的結果通過掃描鏈被序列“泵出”至輸出管腳，由 ATE 進行比對校驗。

此架構使得 ATPG（自動測試向量生成）工具能夠針對兩塊觸發器之間的純組合邏輯雲端，自動生成高效且緊湊的測試向量集。

3.2 BIST：晶片自反省機制

對於嵌入式儲存器這類難以通過外部掃描鏈高效測試的宏單元，BIST 技術成為標準解。

• Memory BIST：在儲存器周邊植入一個專用的 BIST 控制器，它能在外部啟動訊號下，對 SRAM/ROM 等自動執行一套預置的 March C+ 等演算法，原地生成測試地址、資料並比對讀出結果，最後僅輸出一個“通過/失敗”的單位元訊號。這極大降低了對昂貴 ATE 儲存向量深度的要求。
• Logic BIST：利用偽隨機序列發生器生成海量內部測試激勵，並利用 MISR（多輸入簽名暫存器）將測試周期內的所有響應壓縮為一個唯一的“簽名”，實現無外部測試向量的自測試，常用於高可靠性領域的上電自檢與線上監控。

4. 關鍵引數

評估一項 DFT 插入方案優劣的量化指標，直接對映到晶片的製造成本與質量：

引數名稱	定義與計算	產業基準與意義	資料來源說明
故障覆蓋率	(檢測到的故障總數 / 可測故障模型的故障總數) × 100%	商業晶片通常要求 >98%（基於SAF/TDF模型）。車規級晶片對於潛在橋接故障的覆蓋率也有明確要求。該指標直接受DFT插入方案的激程序度影響。	根據 Synopsys TetraMAX 及 Cadence Modus ATPG 工具的行業一般應用手冊總結。
測試時間	(掃描鏈最長長度 × 測試向量數) / 測試時脈頻率	直接與 ATE 機時費成正比，是晶片量產成本的關鍵構成。通過壓縮技術可將其縮短數倍。	測試經濟學公式，具體時長因設計而異，屬各公司核心保密資料。
DFT 面積開銷	(插入後邏輯總面積 - 插入前邏輯總面積) / 插入前邏輯總面積 × 100%	通常佔數字邏輯總面積的 1% - 10%。開銷主要來自掃描觸發器替換、BIST 控制器、壓縮/解壓邏輯等。此估算為行業經驗範圍。	基於公開的 EDA 工具評估報告及學術界論文的統計範圍。
測試資料量	測試向量檔案的總資料量	影響 ATE 儲存需求及測試站載入時間。高壓縮比方案可將每顆晶片的資料量從 GB 級壓縮至數十 MB 級別。	公開資料可見於西門子 EDA Tessent 平台的技術白皮書。
測試功耗	掃描移位時晶片平均/峰值動態功耗	必須嚴控在封裝及電源網路的熱設計功耗以下，以防測試時的物理損傷。需要使用片上時鐘門控及低功耗 ATPG 技術。	是DFT方案設計的關鍵約束項，由物理設計團隊提供安全閾值。

5. 技術路線

根據晶片的規模、應用領域和對成本/可靠性的權衡，存在從基礎到複雜的多種技術路線：

技術方案	核心思想	主要優勢與收益	主要挑戰與開銷	典型應用場景
全掃描	使用工具將設計中所有非宏單元的時序元件，全部替換並串聯。	接近極限的故障覆蓋率（≥99%），ATPG 流程簡便，診斷清晰。	面積、佈線擁塞及測試功耗三項開銷均為所有方案中最大。	對成本不極其敏感但追求極高質量的高效能邏輯晶片（如資料中心CPU/GPU/FPGA）。
部分掃描	人為指定關鍵控制/觀測路徑上的觸發器進行掃描替換。	面積與效能開銷可控，對關鍵功能時序路徑零影響。	故障覆蓋率必然低於全掃描，ATPG 回溯和求解複雜度驟增。	極低功耗 IoT 晶片、效能已達極限的老一代產品線。
DFT 壓縮	在掃描鏈的輸入/輸出埠植入線性解壓/壓縮網路。	將外部幾十條掃描通道虛擬擴充套件為內部數千條短鏈，連鎖帶來測試時間和資料量的大幅縮減。是經濟性大規模生產的事實標準。	增加了編解碼邏輯的硬體開銷，對不確定值的容忍需要額外的X-Bounding邏輯。	所有規模超過千萬門級的 SoC 的組網標配。
邏輯 BIST	完全摒棄外部測試向量，依靠內部邏輯生成與特徵分析。	可脫離 ATE 進行現場自檢和啟動時的系統健康檢查，對減少 ATE 依賴有根本性優勢。	隨機模式對特定故障的覆蓋率存在死角，且 MISR 可能混疊錯誤簽名。邏輯開銷顯著。	航空/航天、汽車功能安全（ASIL-D）控制的必選項。

注：所有開銷比例值因工藝節點（如 5nm 相對於 28nm）及設計型別（CPU 與 IoT）差異巨大，上表不做定量斷言，僅為定性對比。具體開銷屬各公司嚴苛的商業機密。

6. 上游

DFT 插入工序的直接輸入與支撐，構成了其緊密的上游生態：

• EDA 工具與 IP 供應商（核心上游）：

  • Synopsys 提供 TestMAX 平台（整合 DFT Compiler 與 TetraMAX ATPG），是市場佔有率最高的全流程解決方案之一。
  • Cadence 提供 Modus DFT 軟體套裝，以其與 Innovus 物理實現系統的深度整合和先進壓縮架構著稱。
  • 西門子 EDA 以 Tessent 平台構成第三極，尤其在 Memory BIST、邏輯 BIST 以及層次化 DFT 領域技術積累深厚，提供符合 ISO 26262 標準的汽車級測試方案。
  • 這三大巨頭的工具集是一套完整 DFT 閉環流程的唯一現實選擇，形成了極高的技術壁壘。

• 標準與設計資料（規範與原料上游）：

  • 可測性標準：以 IEEE 1149.1、1149.6（邊界掃描）、IEEE 1500（嵌入式核測試）及 IEEE 1687(IJTAG) 等國際標準，定義了測試介面的硬體與協議規範。
  • 設計輸入檔案：邏輯綜合後生成的門級網表，包含標準延遲格式（SDF）的時序約束，以及來自工藝廠商的帶有測試模型的物理庫檔案。

7. 下游

DFT 插入的交付成果——“帶測試結構網表”與“ATPG 向量集”——是下游工序的絕對起點：

• 自動測試裝置 (ATE) 廠商（直接下游）：

  • Teradyne (TER) 與 Advantest (6857.T) 是世界雙寡頭。DFT 設計定義的掃描鏈數量、壓縮架構、測試時脈頻率以及向量深度，直接決定了產線必須採購的 ATE 機的資源配置、數字通道數和成本。
  • 華興源創等國產 ATE 廠商在特定領域奮力追趕，其市場滲透同樣依賴於對本土設計公司 DFT 方案的深度配合。

• 晶圓製造與封測廠 (OSAT)（測試執行下游）：

  • 台積電、日月光、長電科技等廠商的測試部門（或獨立測試廠）是 DFT 向量的最終消費者。它們在探針臺（CP）和分選機（FT）工序上，利用ATE載入向量，完成對每一顆裸晶的合格性裁決。DFT質量直接決定了其測試程式的一次成功率。

• 晶片設計公司與終端應用（價值閉環下游）：

  • 從 輝達 的 GPU 到 高通 的移動平台，其產品的最終量產良率、測試成本和上市週期，是由內部 DFT 團隊一手創造的。
  • 終端市場，特別是 汽車電子、工業控制、醫療器械 等高可靠性領域，對 DPPM 有強制要求，DFT 覆蓋率和診斷能力是進入供應鏈的關鍵准入門檻。

8. 受益公司

本條目僅從技術鏈分工和既成市場格局角度，客觀羅列該技術環節中的關鍵生態參與方，不構成任何形式的投資建議。

產業鏈生態位	代表公司（程式碼）	與 DFT 技術的關聯邏輯
EDA 工具核心	Synopsys (SNPS), Cadence Design Sys (CDNS), Siemens AG (SIE.DE)	DFT 全流程工具套件是它們後端 EDA 營收的穩定來源之一，技術准入壁壘極高，客戶黏性極強。
測試裝置(ATE)	Teradyne (TER), Advantest (6857.T)	下游硬體載體，複雜 DFT 推動的測試深度和I/O通道需求，直接驅動其高階裝置升級和銷售。
先進晶片設計	NVIDIA (NVDA), AMD (AMD), Apple (AAPL)	擁有規模龐大、技術頂尖的中央 DFT 團隊，其 DFT 架構的先進性是其高效能晶片能順利進入大批次生產的基礎保障。
汽車晶片IDM	NXP Semiconductors (NXPI), Infineon (IFX.DE)	它們的產品在很大程度上定義了車規級 DFT（尤其是 Logic BIST 與診斷）的實踐標準，是最嚴苛需求的提出者。
專業測試服務	King Yuan Electronics (2449.TW) 等	第三方測試巨頭，是高效 DFT 方案的直接受益方，其服務競爭力依賴於對高壓縮比向量和先進診斷方案的高效執行能力。

9. 市場規模

由於 DFT 是 EDA 工具和晶片設計流程的內嵌環節，無獨立可定址的公開市場總量，其價值體現於對幾個關聯市場的滲透與牽引：

• 在 EDA 工具市場中的份額：根據 SEMI 和 ESD Alliance 的長期統計口徑，DFT 與測試驗證相關的工具及 IP 授權，一般合計佔整個 EDA 市場營收的 5% 至 8%。按 2023 年全球 EDA 市場約 145 億美元（來源：ESD Alliance 年度報告）估算，DFT 相關工具的年度市場規模約在 7.2 億至 11.6 億美元 之間。這部分營收被 Synopsys、Cadence 和西門子 EDA 所主導。

• 對下游測試成本的巨大槓桿效應：DFT 的真實市場影響力由其節省的成本定義。根據行業諮詢機構 IBS 和大量學術論文的共識資料，高階 Soc 的測試成本可佔其總製造成本的 30% 至 50%。一個好的 DFT 壓縮方案能將測試時間縮短 4-10 倍，對於一個季度出貨千萬顆的晶片產品，其節省的 ATE 機時費可達數億美元。因此，它為整個半導體產業每年間接創造了遠大於其自身軟體售價成百上千倍的巨大價值。

10. 玩家對比

當前該領域由 EDA 三巨頭以寡頭格局進行技術競爭，各自的方案已形成從綜合到物理實現再到測試的深度整合護城河，非新進者短期所能挑戰。

• Synopsys TestMAX：優勢在於與自家 Design Compiler 和 IC Compiler II/Fusion Compiler 的深度融合，構成了一個無縫的 RTL-to-GDSII 測試閉環。其產業鏈話語權最強，往往能最先定案未來五年的測試介面標準。
• Cadence Modus：以其物理感知 DFT 能力和與 Innovus 的強大聯合最佳化為差異點，可在版面配置佈線的極早期就精確預測掃描鏈的擁塞和時序影響，加速設計閉合。
• Siemens EDA Tessent：採取開放介面策略，與其它兩家的綜合工具鏈適配良好，以其 Streaming Scan Network(SSN) 技術和無可爭議的 Memory/Loigc BIST 領先地位，在超大規模的層次化設計及汽車功能安全認證領域優勢明顯。

三巨頭的技術路線雖然詞彙不同，但底層邏輯趨同，它們共同聚焦於更高的壓縮比、更少的物理感知迭代、以及更智慧的故障診斷。任何顛覆性新技術的出現，公開資料未見。

11. 風險

• 技術演進風險：隨著 2.5D/3D 異構整合和 Chiplet 技術的普及，裸片對裸片（Die-to-Die）的互連、中介層上的訊號完整性測試，對傳統的二維 DFT 架構提出了根本性挑戰。矽基互聯的通斷、微小凸點的接觸可靠性等新故障模型的測試覆蓋率尚無統一的行業標準。
• 成本權衡失當風險：過度追求 99.9% 的故障覆蓋率可能導致面積開銷失控和流片週期延誤，而方案過於保守則可能導致量產 DPPM 過高，引發汽車或工業召回災難。這是一項必須一次性做對的“金髮女孩問題”。
• 供應鏈安全風險：全球最先進的 DFT 工具 100% 源自美國三巨頭。圍繞測試介面 IP 和壓縮演算法的專利壁壘森嚴，對於尋求自主可控的產業鏈區域，重新發明一套完整高效的 DFT 方案是一項極其昂貴且浩大的工程。
• 物理失效模型變化：FinFET 及 GAA 工藝引入的新的時序相關失效（如小延遲缺陷、瞬態電壓降）和老化效應，要求 DFT 必須覆蓋更多動態故障模型，導致 ATPG 向量生成時間爆炸式增長，測試壓縮效率面臨瓶頸。

12. 誤讀糾偏

1. 誤讀：“DFT 插入就是工具自動完成的，人工干預很少。” 糾偏：這嚴重低估了晶片設計團隊中 DFT 架構師的戰略價值。頂層掃描架構規劃、壓縮比抉擇、BIST 與功能模式的共存、跨電壓域與時鐘域的鏈設計，這都需要從晶片架構設計階段就進行人工頂層規劃。它是一項高度智力密集的架構活動，自動化工具是在人確定的架構內執行。

2. 誤讀：“只要用了最貴的 DFT 工具，就能得到最好的測試質量。” 糾偏：DFT 是一個典型的 Garbage in, Garbage out 過程。如果設計程式碼中大量存在不可控/不可觀測的時鐘生成電路或組合邏輯反饋環，任何工具都無法插入有效電路。測試質量首先取決於設計的可測試性（Testability）審查，其次才是 DFT 工具的發揮。

3. 誤讀：“把掃描鏈做長，就能節省測試管腳，一舉兩得。” 糾偏：單鏈過長是導致測試時間失控和電壓降損壞晶片的主要誘因。在掃描移位模式下，長鏈同時翻轉會引發數倍於功能模式的瞬態電流，潛在導致晶片損傷。現代表優實踐是“多而短”的內部鏈，通過壓縮來減少外部介面，“長鏈”已是過時觀念。

4. 誤讀：“DFT 架構一旦確定，就一成不變。” 糾偏：它是一個伴隨物理實現反饋進行多次迭代收斂的過程。當物理版面配置產生嚴重的時序違例或擁塞時，必須返回 DFT 階段重新調整鏈序、插入緩衝器，甚至重做區域性架構。它是貫通邏輯與物理設計的迭代橋樑。

13. 最新事件

• 標準演進：IEEE 1838 標準（3D-DfT）正被行業努力推廣，以規範 2.5D/3D 封裝中芯粒的測試訪問架構。三大 EDA 廠均已更新支援此標準的套件。最新動態見於 2023-2024 年的國際測試會議（ITC）論文。
• AI 介入 ATPG：Synopsys 在 2023 年使用者大會上公佈了利用強化學習最佳化 ATPG 向量生成的初步成果，宣稱在特定模組上可將向量行數壓縮 20%，該項技術正在向產品化過渡。Cadence 和 Siemens 亦揭露了利用機器學習進行缺陷分類和良率診斷的技術路徑。
• RISC-V 生態挑戰：隨著 RISC-V 架構在高效能領域的滲透，西門子 EDA（Tessent）在 2023 年 RISC-V 峰會上展示了其針對特定 RISC-V 核的增強的 DFT 測試方案包，以應對該開源架構下不同的定製化 IP 帶來的測試整合挑戰。

14. 追蹤指標

1. EDA 雙巨頭季度財報：重點關注 Synopsys 及 Cadence 財務報告中“設計實現與籤核”業務線的營收變化，以及它們管理層的電話會中關於測試工具和 IP 授權的銷售驅動力描述。
2. ATE 廠商出貨量與平均售價：Teradyne 與 Advantest 的季度新增訂單、營收及其高階 SoC 測試系統的平均售價（ASP）趨勢，是 DFT 複雜度溢價的滯後驗證指標。
3. 晶片產品 DPPM 水平：雖然極少有公司公開承認，但汽車電子和伺服器客戶通常對晶片供應商有明確的 DPPM 目標，行業平均水準的改善趨勢是 DFT 技術有效性的最終檢驗。
4. IEEE 國際測試會議 (ITC) 的核心議題：此學術和產業頂會每年的論文重點方向（例如近幾年密集的 2.5D/3D 測試、矽基診斷和 Silicon Lifecycle Management），直接指明瞭 DFT 技術發展的真實前沿。
5. 工藝廠設計規則手冊更新：台積電、三星等對先進工藝的 DFT/DFM 配套規則增補，是DFT工程師必須追蹤的實操手冊級變化。

15. 信源

1. 標準機構：IEEE 計算機學會，負責釋出 1149.1、1500、1687、1838 等相關標準檔案。訪問路徑：ieeexplore.ieee.org。
2. 行業市場報告：ESD Alliance (電子系統設計聯盟) 釋出的季度《Electronic Design Market Data》報告，是分析 EDA 細分市場規模的唯一可靠一級信源。訪問路徑：semi.org/en/communities/esda。
3. EDA 工具廠商官方資料：Synopsys、Cadence、西門子 EDA 的官方網站及相關技術部落格，釋出了篇幅極多的 DFx 應用筆記、白皮書和客戶成功案例。
4. 頂級學術與產業會議論文集：歷年 International Test Conference (ITC) 和 VLSI Test Symposium (VTS) 的論文，是追蹤 DFT 技術前沿與故障模型演進的必讀文獻。
5. 核心出版物：
   • 《VLSI Test Principles and Architectures: Design for Testability》 (Laung-Terng Wang 等合著)，是該領域的標準教科書。
   • 《Design-for-Test for Digital IC’s and Embedded Core Systems》 (Al Crouch 著)，深入淺出闡釋了工業實踐。
6. ATE 行業動態：可通過 Teradyne 與 Advantest 的投資者關係頁面獲取其財務陳述及對測試市場的官方展望。