Die Size
3秒看懂
Die Size（裸片尺寸）是單個晶片在晶圓上所佔用的物理面積，以平方毫米記。它是半導體經濟學與物理設計的第一性原理指標——尺寸直接決定每片晶圓的產出數量（DPW）、缺陷擊中機率（良率）、封裝難度與最終成本。在AI大算力時代，訓練晶片的Die Size頻繁逼近光刻機單次曝光面積極限（約26mm×33mm），迫使業界轉向Chiplet與先進封裝，這成為輝達、AMD、Apple等巨頭競爭的戰略高地。
3分鐘產業解釋
一顆AI訓練GPU（如近似高階產品）的Die Size通常在500mm²以上，甚至逼近 858mm²的“天花板”。要理解這個數字的份量，必須看三層約束：
- 光刻物理極限：DUV/EUV光刻機的一次曝光區域（reticle field）有固定最大面積，直接定義單顆Die的上限。超過該線，要麼拼接曝光（stitching，用於極少數超大晶片），要麼拆解為多Die。
- 成本-良率死亡三角：Die Size越大，晶圓邊緣浪費越多，且任何隨機缺陷落到一顆大Die上的機率急劇上升，良率呈指數級下跌。對於AI訓練晶片，成本可能從單一變數變成專案經濟性殺手。
- 效能與功耗的捆綁：大尺寸允許塞入更多電晶體、更大片上快取和更寬的互聯，但長距離連線帶來延遲與功耗惡化，迫使封裝、供電、散熱一起升級。
因此，Die Size的物理邊界已成為AI晶片架構創新的核心支點。台積電CoWoS-S/R/L、Intel EMIB等封裝技術之所以被捧上神壇，本質是它們允許用多顆中等尺寸的Die“拼出”等效超大晶片的效能，繞過單Die尺寸天花板。
15分鐘專家深入
從Fabless設計到Wafer Foundry製造，Die Size是貫穿全鏈的“硬通貨”。專家視角下，它與以下維度深度耦合：
- 設計端：前端RTL到後端物理實現，Place & Route階段面積最佳化被放到與頻率同等的高度。AI晶片普遍採用規則化的大數字陣列邏輯（如NVIDIA Tensor Core大矩陣塊），天生能輕鬆“撐大”Die，但互聯與NoC路由極易撐爆片上網格，最終受限於頂層金屬層與凸點版面配置。
- 製程節點博弈：先進節點的電晶體密度提高可以“壓縮”相同功能所需的Die Size，但AI晶片的規模增長往往跑贏微縮速度，導致實際Die Size反而一代比一代大。並且，N3等FinFET節點的SRAM scaling瓶頸迫使片上快取面積佔比高企，進一步推大尺寸。
- 效能的代償：大Die的好處是內部互聯頻寬極高（片上可達TB/s級，每位元功耗極低），一旦拆成兩顆Die，晶片間通道（Die-to-Die PHY）功耗、頻寬、延遲都從片上驟降至近片外。這正是HBM與計算Die必須緊密放置的原因——對存算距離極度敏感的AI負載，Die Size與封裝間距是效能的“隱形圍欄”。
- 熱與供電：超過600mm²的高功耗Die可能形成區域性熱密度失控，需從背面供電網路（BSPDN）等極端手段解耦。同時，大Die的中心區域IR壓降嚴重，迫使電源網路佔去大量金屬層資源，進一步推高面積。
因此，評價AI晶片規格時，“Die Size”這個數字遠比工藝製程數字更真實地反映物理實現的艱辛。
技術原理（最深）
本節從基礎幾何、良率模型與封裝互聯三個最底層揭示Die Size的物理真相。
1. 晶圓利用率公式（裸片經濟學）
晶圓上能切割出的完整裸片數量（Gross Die Per Wafer, GDPW）的經典近似式為：
\text{GDPW} \approx \frac{\pi R^2}{A_{\text{die}}} - \frac{2\pi R}{\sqrt{2 A_{\text{die}}}}其中 R 為晶圓半徑（常見150mm/200mm/300mm半徑，即12英寸對應300mm直徑，R=150mm），A_{\text{die}} 為裸片面積。第二項反映晶圓邊緣因無法容納完整矩形的損失。當Die Size從100mm²增加到600mm²時，GDPW下降並非線性，而是加速下降，行業常用“矽成本彈性”來描述：面積擴大1%，成本可能上升1.5%~3%，因為良率也在同步跳水。
2. 缺陷密度與良率模型
隨機缺陷遵循Poisson模型或修正的負二項模型。對於AI訓練晶片這種超大die，良率極其敏感：
Y = \left(1 + \frac{D_0 A_{\text{die}}}{\alpha}\right)^{-\alpha}其中 D_0 為缺陷密度（Defects/單位面積），\alpha 為叢集因子。對於面積為600mm²的Die，即使成熟工藝將 D_0 降至0.05/cm²級別，良率也可能大約在75-77%之間。而如果採用兩個300mm²的Chiplet分別製造，各自良率可能在85%以上，再通過封裝組合，總體有效良率可大幅提升——這就是Chiplet經濟學最底層的公式底氣。
3. 跨Die互聯密度衰減（本質瓶頸）
當一片超大Die裂解為多個小Die，Die-to-Die介面的電效能變化以數量級計。下面用概念示意圖展示晶片內部與片間互連的根本差異：
+---------------------+ +---------------------+
| 計算Die A | | 計算Die B |
| [片上匯流排] | | |
| 頻寬: >1 TB/s/mm | | |
| 能量: <1 pJ/bit | | |
+-----------+---------+ +----------+----------+
| |
| Die-to-Die PHY (microbump)|
| 頻寬: ~2-5 GB/s/mm (典型) |
| 能量: 1-2 pJ/bit |
+----------------------------+當AI模型龐大的張量並行群在邏輯上跨Die通訊時，AllReduce操作的頻寬立刻從片上SRAM水平跌落至晶片間PHY水平，除非封裝工藝用極度緻密的互聯（如台積電CoWoS-L的區域性矽橋）來彌補。這就是為什麼大Die不能無限裂解——每次裂解都是一次頻寬懸崖與能效懸崖。最優Die Size的確定，本質是在製造良率收益與片間互聯效率損失之間尋找經濟性平衡點。
技術演進史
- 單晶矽時代 (1960s-1990s)：Die Size由毫米級逐漸增長到上百平方毫米。Reticle limit長期是技術性軟約束，許多CPU/GPU在100~300mm²區間內通過微縮提升效能。
- GPU極限推進 (2006-2018)：NVIDIA從G80（≈480mm²）到GV100（≈815mm²），將Die Size推向單個曝光極限，同時引入HBM2拉近儲存。此時期大Die戰略完全由頂級遊戲顯示卡和早期AI需求驅動。
- Reticle極限與Chiplet覺醒 (2018-2024)：台積電N7/N5時代，HPC晶片頻繁撞到858mm²牆體。AMD率先在CPU端Chiplet化（Rome/Milan），隨後Apple用UltraFusion連線兩顆大Die。AI晶片在2022年後全面擁抱：NVIDIA Blackwell採用多計算Die + 超大規模中介層，Die Size從追求單顆超大變為追求最優組合顆粒度。
- 後Reticle生態 (2024之後)：玻璃基板、矽光子互聯、3D堆疊邏輯上的邏輯，這些技術的終極目標是讓Die Size概念進一步“模糊化”——功能電路可以垂直堆疊，物理面積不再是唯一引數，而“功能面積密度”成為新標尺。
技術路線對比（量化表）
由於本次聯網檢索未獲具體型號資料，以下基於行業公開架構特徵進行定性比較，具體數值均標[未充分揭露]。
| 路線 | 典型實現 | Die Size策略 | 互聯方式 | 良率與成本 | 適用場景 |
|---|---|---|---|---|---|
| 大單Die SoC | 舊代高階GPU, ASIC | 單顆500~850mm²（逼近reticle limit） | 片上匯流排，最高頻寬最低能耗 | 良率極低，單顆成本極高 | 追求絕對單執行緒/單卡效能，不計成本 |
| MCM (多晶片模組) | 早期FPGA/CPU封裝 | 多顆較小Die (100~300mm²) 在同一基板 | 傳統中頻並行匯流排 | 良率高，但互聯頻寬低，封裝簡單 | 吞吐導向計算，非延遲敏感 |
| 2.5D矽中介層 Chiplet | 現代AI訓練GPU/CPU (CoWoS-S) | 計算Die + HBM多顆，計算Die常<600mm² | 微凸塊 + 矽中介層，高密度互聯 | 計算Die良率顯著改善，中介層成本上升 | AI訓練/推論，需要大記憶體頻寬 |
| 混合鍵合 3D Chiplet | 部分下一代AI加速器 (SoIC, CoWoS-L) | 邏輯Die上下堆疊，或計算對存算垂直整合 | 混合鍵合，間距<10µm，頻寬密度數量級提升 | 極高整合效率，熱管理複雜 | 已見儲存器近存計算，邏輯堆疊演進中 |
| 異構整合平台 (玻璃基板) | 未來路線 | Die Size顆粒度進一步細化，大量小Die拼裝 | 玻璃波導/高密度連線，成本最佳化 | 預期總成本下降，功耗改善 | 未來Chiplet生態標準化 |
量化對比要點：在同等算力需求下，大單Die方案的片內連線頻寬可能是Chiplet方案的10倍以上，但單位面積製造成本也是後者的2~5倍[根據缺陷密度模型定性估算，未充分揭露具體數值]。
上下游
Die Size的決策貫穿半導體價值鏈每一個環節：
- 上游 EDA/IP：Cadence、Synopsys、Ansys提供的熱分析、電源完整性籤核工具，必須對超大Die的IR-drop和3D-IC互聯建模。Die Size擴大直接推高算力需求和分析收斂難度。ARM、Synopsys的Die-to-Die介面IP更是Chiplet世界的“膠水”。
- 中游 晶圓代工/IDM：台積電、三星、Intel掌控Reticle Limit與工藝引數。代工廠會為最大面積提供特殊設計規則和良率保障服務。Die Size是其定價策略的關鍵變數（大型多專案晶圓MPW共享次數受限）。
- 中游 封裝與測試：ASE、Amkor及台積電本身（CoWoS），必須配合大尺寸中介層、高翹曲率控制。隨著計算Die面積維持高位，CoWoS封裝面積同步膨脹（目前中介層面積已突破3000mm²），直接影響產能和成本。
- 下游 系統廠/雲端廠商：輝達DGX、GoogleTPU POD等客戶，對卡的整體功耗/算力比和成本敏感。Die Size+封裝的策略決定了單卡物理形態和TCO，最終傳導至資料中心規劃。
關鍵指標
評估Die Size必須追蹤以下互為制衡的指標：
- Reticle Limit：DUV/EUV光刻機最大曝光區域面積，當前約為26mm×33mm（約858mm²），是單晶片硬天花板。[基於公開工藝文獻]
- Die Per Wafer (DPW)：與Die面積直接相關，決定每片晶圓的理論產出。
- 邊緣損失 (Edge Loss)：大Die導致晶圓周邊可用區域減少，DPW下降速度遠快於面積增大。
- 良率 (Yield)：隨Die Size增加呈超線性下降，可用Murphy/Bose-Einstein模型預測。
- Die-to-Die頻寬密度 (Gbps/mm)：衡量裂解後的互聯代價。Chiplet競爭力高度依賴此項。
- 面積效率 (Area Efficiency)：指單位面積上邏輯電晶體、SRAM、IO等各功能塊的比例，大Die容易出現“互聯腫脹”。
供需與市場資料
由於聯網檢索失敗，無法提供具體季度Die Size分佈或銷量資料。但行業長期趨勢如下（基於定性判斷）：
- 訓練GPU Die Size維持高位：高效能訓練晶片仍傾向採用600~800mm²級別單計算Die或多顆高密度Chiplet，整體矽總面積（包括HBM）持續增加。
- HBM自身Die Size增長：每一代HBM堆疊DRAM Die的Die Size因容量和介面寬度增加而小幅上升，進一步推高中介層面積需求。
- 先進封裝產能成為 Die Size 策略的間接約束：CoWoS產能緊張限制了大面積中介層方案的出貨量，部分廠商可能被迫採用更小、更分散的Die組合以適應供應現實。[未充分揭露具體產能數字]
代表公司與資本對映
- 輝達 (NVIDIA)：長期親歷 Die Size 從上限到突破的全過程。其旗艦 GPU 的單顆計算Die從 Kepler (≈561mm²) 穩步增長至定性的“準reticle極限”，進而轉向多Die封裝方案（Blackwell架構），展示出Die Size策略從“追求單卡大核”到“系統級大核”的資本敘事轉換。
- AMD：CPU端率先用多顆小Die（CCD）收割伺服器市場，但在AI GPU領域，Instinct MI300 系列直接採用多計算Die + 中介層的異構架構，本質上是在Die Size經濟性與堆疊密度之間尋找更優解。
- Apple (Apple)：消費級世界最激進的大Die玩家，M系列Ultra用橋接片將兩枚超大SoC連線，相當於將Die Size哲學帶入移動PC，展示出在功耗強約束下用封裝拼接大矽面積的商業價值。
- 英特爾 (Intel)：同時擁有IDM與先進封裝（EMIB），押注通用Chiplet的通用Die互連標準（UCIe），試圖讓Die Size決策從定製化走向標準化，若成功將重塑整個晶片設計的經濟模型。
投資邏輯
- 追蹤Die Size受力的“斷裂點”：當某代工龍頭宣佈先進封裝單位成本下降幅度、或新一代光刻機NA提升時，最優的Chiplet裂解顆粒度會突然漂移，提前版面配置對應架構的公司將獲得性能/成本雙優勢。例如高數值孔徑EUV（0.55 NA）可能使單Die尺寸小幅收放，改變CPO方案中光學引擎的Die Size取捨。
- 矽面積通脹與封裝價值：AI模型每代引數量爆發驅動電晶體需求爆炸，但單Die無法按比例放大，導致額外矽面積必須以多Die形式支出。關注能提供高密度Die間互聯解決方案的裝置和材料商（如混合鍵合裝置、臨時鍵合膠等），可能比晶片設計公司更確定性地受益。
- 良率套利：監控先進製程缺陷密度改善速度。當D0降至某個閾值以下時，大單Die方案可能短期優於Chiplet，觸發賭注式設計。目前臺積電N3/N2節點的D0進展是影響2025-2026年AI晶片架構的分水嶺。[具體D0數值未充分揭露]
常見誤讀糾偏
- “Die越大效能越強”：片面的。大Die帶來巨大內部頻寬，但功耗、良率、成本非線性惡化。很多先進AI訓練晶片實際是把大Die的“面積”拆成並行Chiplet，互連後等效效能更強，但單Die並不大。Die Size不是獨立優勢，必須與封裝互聯指標捆綁判斷。
- “Chiplet一定比大SoC便宜”：不總是。Chiplet省了製造端的矽成本，但增加了封裝端的額外矽中介層、精密組裝和測試成本。對於良率很高的中低端晶片，單SoC依舊更具經濟性。只有當Die Size接近或超過retice limit時，Chiplet成本優勢才成立。業內有個判定閾值經驗值：當單Die面積超過約400mm²（基於成熟產物粗略估計）時，Chiplet開始具備吸引力。
- “HBM的Die Size不重要”：HBM堆疊中每個DRAM核心的Die尺寸直接影響封裝總高度、翹曲與熱管理，且HBM介面位置限制了計算Die的Floorplan，必須整體考慮。
學習路徑
- 基礎圖書：《CMOS VLSI Design: A Circuits and Systems Perspective》(Weste & Harris) 中工藝與缺陷章節；《Microchip Manufacturing》(S.Wolf) 關於光刻與die exposure的內容。
- 行業報告：IEEE HIR (Heterogeneous Integration Roadmap) 每年更新，對Chiplet與Die Size經濟模式有詳細定調；台積電OIP論壇資料、Hot Chips會議中輝達/AMD的die micrograph分析。
- 線上資源：Semiconductor Engineering 網站在“Chiplets & Die-to-Die”子頻道有大量前沿討論；Asianometry YouTube頻道對reticle limit和矽光學的視覺化解說。
- 關鍵術語索引：DPW、Reticle Limit、Seeds yield model、Chiplet economics、CoWoS、EMIB、SoIC。
一句話總結
Die Size是半導體物理與經濟交匯的支點——它既定義一顆晶片的效能潛力，又鎖死它的成本命門，AI晶片的未來正從“擴大單Die”走向“重構多Die組合法則”。
延伸閱讀與來源
由於本次聯網檢索未成功獲取指定資料，以上分析基於半導體工程學公開共識、行業會議、廠商技術blog及一線設計經驗定性撰寫。具體數字（如確切Die面積、缺陷密度、DPW值）均涉及企業未揭露資訊，因此未標定絕對值。如需精確追蹤某廠商產品Die Size，建議直接查閱：
- 台積電季報及技術研討會簡報 (TSMC Technology Symposium)
- TechInsights 的晶片拆解分析報告 (付費)
- NVIDIA GTC、AMD Financial Analyst Day 顯示的對比圖與官方新聞
- IEEE ISSCC/VLSI Symposium 論文中揭示的測試晶片資料
所有定量結論均應在上述一手資料釋出時重新校準。